KR20030014209A - 절연 베일들을 갖는 자기 요소 및 그것의 제조 방법 - Google Patents

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테라니사이드엔.
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Abstract

본 발명은 향상된 그리고 새로운 디바이스 및 자기 요소를 위한 제조 방법에 관한 것이며, 특히 자기 요소(10)는 제 1 전극(14), 제 2 전극(18) 및 스페이서층(16)을 포함한다. 제 1 전극(14) 및 제 2 전극(18)은 강자성층들(26 및 28)을 포함한다. 스페이서층(16)은 강자성층들(26 및 28)에 일반적으로 수직인 방향으로 터널링 전류를 허용하기 위해 제 1 전극(14)의 강자성층(26) 및 제 2 전극(18)의 강자성층(28) 사이에 위치한다. 디바이스는 제 1 전극(14) 및 제 2 전극(18)을 전기적으로 절연하는 것을 특징으로 하는 절연 베일들(34)을 포함하며, 그 절연 베일들(34)은 비자기 및 절연 유전 특성들을 포함한다. 부가적으로 도전 특성들을 갖는 것으로부터 산소 플라즈마 재 기법들을 통해 절연 특성들로 변형된 절연 베일들(34)을 갖는 자기 요소(10)를 제조하는 방법이 기재된다.

Description

절연 베일들을 갖는 자기 요소 및 그것의 제조 방법{Magnetic element with insulating veils and fabricating method thereof}
본 출원은 동일한 양수인에게 양도된, 본 참조 문헌에 의해 여기에 포함된 1998년 8월 31일자로 제출된, "MAGNETIC RANDOM ACCESS MEMORY AND FABRICATING METHOD THEREOF"라는 발명의 명칭이 붙은 모토로라 소송건 일람 번호 CR97-133 및 미국 시리얼 번호 09/144,686를 제공하는 공동 계류중인 출원 및 동일한 양수인에게 양도된, 본 참조 문헌에 의해 여기에 포함된 1997년 12월 8일자로 제출된, "PROCESS OF PATTERNING MAGNETIC FILMS"라는 발명의 명칭이 붙은 모토로라 소송건 일람 번호 CR97-158 및 미국 시리얼 번호 08/986,764를 제공하는 공동 계류중인 출원 및 본 출원은 동일한 양수인에게 양도된, 본 참조 문헌에 의해 여기에 포함된 1998년 6월 16일자로 공포된, "MAGNETIC 20 DEVICE HAVING MULTI-LAYER WITH INSULATING AND CONDUCTIVE LAYERS"라는 발명의 명칭이 붙은 공포된 미국 특허 번호 제 5,768,181호에 관한 것이다.
전형적으로, 자기 메모리 소자와 같은, 자기 요소는 비자기 층에 의해 분리된 강자성(ferromagnetic) 층들을 포함하는 구조를 갖는다. 정보는 자기 층들에서 자화 벡터들(magnetization vectors)의 방향들로서 저장된다. 한 자기 층 내의 자기 벡터들은 예를 들어 자기적으로 고정되거나 또는 피닝되며, 반면에 다른 자기 층의 자화 방향은 "평행" 및 "반평행(anti-parallel)" 상태들로 각각 불리는 동일한 및 반대의 방향들 사이에서 자유롭게 스위치된다. 평행 및 반평행 상태들에 응답하여, 자기 메모리 소자는 2개의 상이한 저항들을 나타낸다. 저항은 2개의 자기 층들의 자화 벡터들이 실질적으로 동일한 및 반대의 방향들을 각각 가리킬 때 최소 및 최대 값을 갖는다. 따라서, 저항에서 변화의 검출은 MRAM 디바이스와 같은 디바이스가 자기 메모리 소자에 저장된 정보를 제공하도록 허용한다. 최소 저항에 의해 나누어진 최소 및 최대 저항 값들간의 차는 자화비(MR)로서 알려져 있다.
MRAM 디바이스는 자기 요소들, 보다 구체적으로 자기 메모리 소자들, 및 다른 회로들, 예를 들어 자기 메모리 소자들용 제어 회로, 자기 메모리 소자에서 상태들을 검출하기 위한 비교기, 입력/출력 회로들 등을 포함한다. 이 회로들은 디바이스의 전력 소비를 낮추기 위해 CMOS(complementary metal-oxide semiconductor) 기술의 공정으로 제조된다.
MRAM 소자 제조와 같은, 전형적인 자기 요소 제조 동안, 금속막들은 스퍼터 침착, 증착 또는 에피택시 기법들에 의해 성장된다. 이러한 하나의 자기 요소 구조는 기판, 베이스 전극 멀티층 스택, SAF(synthetic antiferromagnetic) 구조, 절연 터널 배리어층, 및 상부 전극 스택을 포함한다. 베이스 전극층 스택은 기판 상에 형성되며 기판 상에 침착된 제 1 시드층, 시드층 상에 형성된 템플레이트층, 템플레이트층 상의 반강자성 재료층 및 하부 반강자성 층상에 형성되고 교환 결합된 피닝된 강자성층을 포함한다. 강자성층은 피닝된 층으로 불리는데, 이는 그 자기 모멘트(자화 방향)가 인가된 자계의 존재시 회전으로부터 방지되기 때문이다. SAF 구조는 루테늄 등에 의해 분리된, 피닝된 강자성층 및 고정된 강자성층을 포함한다. 상부 전극 스택은 프리 강자성층 및 프리층 상에 형성되 보호층을 포함한다. 프리 강자성층의 자기 모멘트는 교환 결합함으로써 피닝되지 않으며, 그리하여 인가된 자계의 존재시 마음대로 회전할 수 있다.
이 자기 요소들의 제조 동안, 이온 밀링은 보통 자기 재료들의 건식 에칭을 위해 사용된다. 그러나, 건식 에칭의 공정 동안, 도전 베일들은 MTJ(magnetic tunnel junction)의 측면들 상에 남아 있게 된다. 이 남아 있는 베일들은 하부 및 상부 전극들 사이의, 특히 절연 터널 배리어 양단의 디바이스의 전기적 단락을 야기한다. 일반적으로, 습식 에칭 기법들은 베일들을 에칭하기 위한 반도체 산업에서 사용되지만, 디바이스 성능 저하를 야기하는 자기 재료들 상의 그 화학적 공격으로 인해 자기 재료들과 함께 사용하기 쉽지 않다.
베일들에 의해 야기된 단락 문제를 피하기 위해, 전류 에칭 공정이 2개의 단계들에서 행해진다. 우선 자기 요소의 상부 자기층은 에칭되거나 또는 규정되며, 그 다음 전체 스택은 건식 에칭 기법을 사용하여 에칭된다; 또는 그 역도 된다. 베일들은 웨이퍼 표면에 대한 에칭 빔 각을 변화시킴으로써 최소화될 수 있다. 상부 및 하부 자기 층들의 에지들이 오버랩되지 않으므로, 베일들은 상부 및 하부 자기 층들 사이의 단락 문제를 일으키지 않는다. 그러나, 이는 매우 복잡한 에칭 공정이다. 아주 얇은 터널 배리어를 통한 과에칭 없이 상부 자기층에서 하부 자기층으로의 에칭을 중단시키는 것은 매우 어렵다. 하부 자기층으로의 과에칭은 자기 요소의 저항 자계 반응을 이동시키는 원치 않는 자기 폴들(poles)을 야기시킬 것이다. 이 기법은 또한 터널 배리어의 상부에 놓이게 될 프리 자기층을 한정한다.
따라서, 본 발명의 목적은 자기 요소의 일부로서 형성된, 절연 베일들을 갖는 자기 요소를 제공하는 것이며, 도전 또는 자기 특성들을 더 이상 포함하지 않는다.
본 발명의 또 다른 목적은 절연 베일들을 갖는 자기 요소를 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 도전 베일들을 절연 베일들로 변형하기 위해 자기 스택의 플라즈마 산소 재를 포함하는 자기 요소를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 단순하고 높은 처리량(throughput) 제조에서 다룰 수 있는 절연 베일들을 갖는 자기 요소를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 자기 요소 스택내의 어딘가에 프리 자기층을 형성하는 것을 허용하는 절연 베일들을 갖는 자기 요소를 형성하는 방법을 제공하는 것이다.
본 발명은 정보 저장을 위한 자기 요소 및/또는 그것의 감지 및 제조 방법에 관한 것이며, 보다 구체적으로, 절연 베일들을 포함하기 위해 자기 요소를 제조하는 장치 및 방법에 관한 것이다.
도 1 내지 도 3은 본 발명에 따라 절연 베일들을 갖는 자기 요소를 제조하는 단계들을, 단면도로 도시한 도면.
이 필요성들 및 다른 필요성들은 베이스 금속층, 제 1 전극, 제 2 전극 및 스페이서층을 포함하는 자기 요소의 제공을 통해 실질적으로 충족된다. 베이스 금속층은 기판 요소의 최상부 표면상에 위치한다. 스페이서층은 강자성층들에 일반적으로 수직인 방향으로 터널링 전류를 허용하기 위해 강자성층들간에 위치한다. 대안적인 실시예에서, 구조는 자기 요소에 자기의 상호 작용의 적절한 균형을 허용하기 위해 SAF 구조를 포함한다고 기술된다. 디바이스는 제 1 전극 및 제 2 전극을 전기적으로 절연하는 것을 특징으로 하는 절연 베일들을 포함하며, 그 절연 베일은 비자기(non-magnetic) 및 절연 유전 특성들을 포함한다. 부가적으로, 도전 특성들에서 산소 플라즈마 재 기법들(oxygen plasma ashing techniques)을 통해 절연 특성들로 변형되는 절연 베일을 갖는 자기 요소를 제조하는 방법이 기재되어 있다.
바람직한 실시예들의 상세한 설명
이 설명 동안, 동일한 번호들은 본 발명을 도시하는 상이한 도면들에 따라 동일한 요소들을 식별하는데 사용된다. 도 1 내지 도 3은 본 발명에 따라 자기 요소를 단면도로 도시한다. 보다 구체적으로, 도 1에 도시되어 있는 도면은 패터닝된 자기 요소(10)의 제조에 있어서의 제 1 단계이다. 도 1에 도시된 도면은 완전히 패터닝된 자기 요소 구조(10)이다. 구조는 기판(12), 제 1 전극 멀티층 스택(14), 산화된 알루미늄을 포함하는 스페이서층(16), 제 2 전극 멀티층스택(18)을 포함한다. 스페이서층(16)은 제조되어 있는 자기 요소의 타입에 의존하여 형성됨을 알 수 있을 것이다. 특히, MTJ 구조에서, 스페이서층(16)은 유전체 재료로 형성되며, 스핀 밸브 구조에서, 스페이서층(16)은 도전 재료로 형성된다. 제 1 전극 멀티층 스택(14) 및 제 2 전극 멀티층 스택(18)은 강자성층들을 포함한다. 제 1 전극층들(14)은 기판(12) 상에 형성된 베이스 금속층(13) 상에 형성된다. 베이스 금속층(13)은 단일 금속 재료 또는 층 또는 하나 보다 많은 금속 재료 또는 층의 스택으로 구성된다고 기재되어 있다. 제 1 전극층(14)은 베이스 금속층(13)에 침착된 제 1 시드층(20), 템플레이트층(22), 반강자성 피닝(pinning) 재료로 된 층(24) 및 아래에 놓여 있는 반강자성 피닝층(24)상에 형성되고 교환 결합된 고정된 강자성층(26)을 포함한다. 반강자성 피닝층을 포함하지 않는 의사 스핀-밸브 구조가 이 명세서에 의해 예상됨을 이해해야 한다. 이 예에서, 의사 스핀-밸브 구조는 제 1 전극 및 제 1 스위칭 필드와 제 2 스위칭 필드를 포함하는 제 2 전극을 포함할 것이며 그것에 의해 의사 스핀-밸브 구조가 규정된다.
전형적으로, 시드층(20)은 그 위에 형성된 템플레이트층(22)을 갖는 탄탈룸 질화물(TaNx)로 형성된다. 이 특정 실시예에서 템플레이트층(22)은 루테늄(Ru)으로 형성된다. 피닝층(24)은 전형적으로 이리듐 망간(IrMn)으로 형성된다.
이 특정 실시예에서, 강자성층(26)은 그 자기 모멘트가 인가된 자계의 존재시 회전으로부터 방지된다는 점에서 고정되거나 피닝된다고 기술된다. 강자성층(26)은 전형적으로 하나 또는 그 이상의 다음의 것: 니켈(Ni), 철(Fe), 코발트(Co)의 합금으로 형성된다.
제 2 전극 스택(18)은 프리 강자성층(28) 및 보호 접촉층(30)을 포함한다. 프리 강자성층(28)의 자기 모멘트는 교환 결합에 의해 고정되거나 피닝되지 않으며, 인가된 자계의 존재시 자유롭게 회전된다. 프리 강자성층(28)은 전형적으로 니켈 철(NiFe) 합금 또는 니켈 철 코발트(NiFeCo) 합금으로 형성된다. 반전되거나 뒤집혀진 구조가 이 명세서에 의해 예상됨을 이해해야 한다. 특히, 기재된 자기 요소는 상부 고정 또는 피닝된 층을 포함하도록 형성될 수 있음이 예상되며, 상부 피닝된 층이라고 기재된다. 게다가, 이중 스페이서층들을 포함하는 디바이스는 이 구조에 의해 예상된다. 이 예에서, 자기 요소(10)는 구조적으로 하부 피닝된 자기층, 하부 스페이서 또는 터널 배리어 층 프리 자기층, 상부 스페이서 또는 터널 배리어층 및 상부 피닝된 자기층을 포함할 것이다. 하부 피닝된 자기층, 프리 자기층 및 상부 피닝된 자기층은 강자성층들을 포함한다. 하부 자기층은 선택적으로 차례로 몇몇 타입의 유전 재료 상에 전형적으로 형성된 금속 리드상에 형성된 확산 배리어 층상에 형성된다. 확산 배리어층은 전형적으로 탄탈룸 질화물(TaN)로 형성되며 자기 요소의 열적 안정성을 돕는다.
고정된 강자성층(26)은 그 자기 모멘트가 인가된 자계의 존재시 회전으로부터 방지된다는 점에서 피닝되거나 고정된다고 기재된다. 이전에 기술된 강자성층(26)은 전형적으로 하나 또는 그 이상의 다음의 것: 니켈(Ni), 철(Fe), 및 코발트(Co)의 합금으로 형성된다. 자기층(28)은 프리 강자성층이라고 기술된다. 따라서, 프리 강자성층(28)의 자기 모멘트는 교환 결합함으로써 고정되거나 또는 피닝되지 않으며 인가된 자계의 존재시 자유롭게 회전된다. 프리 강자성층(280은고정된 자기층(26)과 공동선(co-linear)으로 형성되며, 하나 또는 그 이상의 다음의 것: 니켈(Ni), 철(Fe), 및 코발트(Co)의 합금으로 형성된다. 고정된 강자성층(26)은 5-500Å내의 두께를 갖는다고 기재된다. 프리 강자성층(28)은 일반적으로 5-500Å의 범위에서 두께를 갖는다고 기재된다.
이 특정 실시예에서, 스페이서층(16)은 알루미늄(Al) 및 산소(O)로 형성된다. 특히, 스페이서층(16)은 일반적인 공식 AlOX를 갖도록 형성되며, 여기서 0<x≤1.5이다. 이전에 기술된 바와 같이, 디바이스(10)가 이중 스페이서층들을 포함할 때, 제 2 스페이서층은 일반적으로 공식 TaOX를 갖는 산화된 탄탈룸(Ta)으로 형성될 것이며, 여기서 0<x≤2.5인 것을 이해해야 한다.
도 2에는 본 발명에 따라 디바이스(10)를 제조하는 방법에 있어서의 다음 단계가 도시된다. 특히, 도시된 바와 같이, 복수의 에픽택셜적으로 침착된 층들은 그것의 일부로서 포함되는 도전 베일들(32)을 갖는 디바이스(10)를 규정하도록 에칭된다. 도전 베일들(32)은 디바이스(10)를 형성하는데 이용되는 이온 밀링 또는 반응적 이온 에칭에 이어서 형성된다. 도전 베일들(32)은 제 1 전극(14) 및 제 2 전극(18) 사이에 전기적 경로를 제공하며 그것에 의해 디바이스(10)로 하여금 절연 스페이서층(16) 양단의 디바이스의 단락으로 인해 끊어지도록 한다. 전형적으로 이 베일들은 습식 에칭 공정을 이용하여 에칭되며 이는 디바이스 성능을 감소시키며, 그리하여 MRAM 디바이스 제조에 적합하지 않다. 게다가, 도전 베일들(32)의 습식 에칭은 깊은 서브미크론 특징들에 이용하는데 어려우며, 그 결과 비균일 측면과에칭을 일으키며, 스위칭 필드들로 하여금 변경되도록 하고, 그 결과 모든 셀을 동일한 모양과 동일한 스위칭 필드로 만들 수 없게 한다.
이제 도 3을 참조하면, 본 발명에 따라 디바이스(10)를 제조하는 방법에 있어서의 다음 단계가 도시된다. 특히, 도시된 바와 같이, 도전 베일들(32)은 다음에 방안 온도, 보다 구체적으로 150℃의 온도에서 또는 더 높은 온도에서 산소 플라즈마 재를 사용하여 건식 에칭된다. 이 도전 베일들(34)의 산소 플라즈마 에칭은 도전 베일들(32)을 절연 베일들(34)로 변형하는 것을 제공한다. 절연 베일들(34)은 비자기를 갖는 비활성화 유전 특성들이라고 기재된다. 절연 베일들(32)의 제조로 전기적으로 절연된 제 1 전극(14) 및 제 2 전극(18)을 갖는 디바이스가 생긴다.
제 1 전극(14) 및 제 2 전극(18)을 전기적으로 절연하기 위한 능력으로 인해 프리 자기층(28)은 디바이스(10)내의 어딘가에 형성될 수 있음을 이해해야 한다. 종래 기술은 얇은 층으로서 그것의 제조로 인해 디바이스 스택의 상부 상에 프리 자기층의 제조, 그것의 일부분들을 유전 재료로 바꾸는 능력, 이리하여 전극들이 전기적으로 절연하는 것을 기술한다. 여기에 기재되고 청구된 바와 같이 얇은 프리 자기층의 이러한 변형은 제 1 전극 및 제 2 전극 사이에 자연적으로 형성된 도전 베일을 통한 도전 경로의 블로킹을 제공한다. 이 특정 발명에서, 도전 베일들이 절연 베일들(34)로 변형된다는 점에서, 프리 자기층(28)은 디바이스 스택내의 어딘가에 형성될 수 있다. 디바이스(10)가 2개의 터널 배리어, 스페이서, 층들 또는 대안적으로 아래의 제 1 스페이서 또는 터널 배리어층 사이에 또는 상부 스페이스 또는 터널 배리어의 표면상에 형성된 SAF(synthetic antiferromagnetic) 구조를 포함할 수 있음이 본 명세서에 의해 예상됨을 이해해야 한다.
그리하여, 절연 베일들을 갖는 자기 요소 및 그것의 제조 방법은 디바이스 구조 및 그 디바이스를 제조하는 방법은 도전 베일들을 절연 베일들로 변형하는 것에 기초하여 향상된다. 기재된 바와 같이, 이 기술은 자기 센서들, 자기 기록 헤드들, 자기 기록 매체 등과 같은 패터닝된 자기 요소들을 사용하는 디바이스들에 적용될 수 있다. 따라서, 이러한 예들은 이 명세서에 포함되도록 의도된다.

Claims (10)

  1. 자기 요소에 있어서,
    강자성층을 포함하는 제 1 전극과,
    상기 제 1 전극으로부터 떨어져 위치하며, 강자성층을 포함하는 제 2 전극과,
    상기 제 1 전극의 상기 강자성층과 상기 제 2 전극의 상기 강자성층 사이에 위치하는 스페이서층과,
    상기 자기 요소를 규정하는 절연 베일로서, 상기 제 1 전극과 상기 제 2 전극을 전기적으로 절연하는 것을 특징으로 하는, 상기 절연 베일을 포함하는, 자기 요소.
  2. 제 1 항에 있어서, 상기 제 1 전극과 상기 제 2 전극의 상기 강자성층들은 고정된 강자성층과 프리 강자성층을 조합하여 포함하며, 상기 고정된 강자성층은 프리층을 스위칭할 수 있는 인가된 자계의 존재시 바람직한 방향으로 고정되는 자화를 가지며, 상기 프리 강자성층은 인가된 자계의 존재시 자화 상태들 사이에서 자유롭게 회전하도록 하는 자화를 갖는, 자기 요소.
  3. 제 1 항에 있어서, 프리 강자성층 및 고정된 강자성층은 NiFe, NiFeCo, CoFe 또는 Co 중 적어도 하나를 포함하는, 자기 요소.
  4. 제 1 항에 있어서, 제 1 전극 및 제 2 전극의 강자성층들은 제 1 스위칭 필드 및 제 2 스위칭 필드를 포함하며, 그것에 의해 의사 스핀-밸브 구조가 규정되는, 자기 요소.
  5. 제 1 항에 있어서, 상기 스페이서층은 MTJ 구조를 규정하는 유전 재료 또는 스핀 밸브 구조를 규정하는 도전 재료 중 하나를 포함하는, 자기 요소.
  6. 자기 요소를 제조하는 방법에 있어서,
    표면을 갖는 기판 요소를 제공하는 단계와,
    상기 기판의 최상부 표면 상에 베이스 금속층을 형성하는 단계와,
    상기 베이스 금속층 상에, 강자성층을 포함하는 제 1 전극을 형성하는 단계와,
    상기 제 1 전극으로부터 공간을 두고 떨어져 위치하며, 강자성층을 포함하는 제 2 전극을 형성하는 단계와,
    상기 제 1 전극의 상기 강자성층과 상기 제 2 전극의 상기 강자성층 사이에 위치한 스페이서층을 형성하는 단계와,
    자기 요소를 규정하기 위해 복수의 층들을 에칭하는 단계로서, 도전 베일을 형성하는, 상기 에칭 단계와,
    도전 베일을 절연 베일로 변형함으로써 상기 제 1 전극과 상기 제 2 전극을전기적으로 절연하는 단계를 포함하는, 방법.
  7. 제 6 항에 있어서, 상기 제 1 전극과 상기 제 2 전극의 상기 강자성층들은 고정된 강자성층과 프리 강자성층을 조합하여 포함하며, 상기 고정된 강자성층은 프리층을 스위칭할 수 있는 인가된 자계의 존재시 바람직한 방향으로 고정되는 자화를 가지며, 상기 프리 강자성층은 인가된 자계의 존재시 자화 상태들 사이에서 자유롭게 회전하도록 하는 자화를 갖는, 방법.
  8. 제 6 항에 있어서, 상기 제 1 전극과 상기 제 2 전극의 상기 강자성층들은 제 1 스위칭 필드 및 제 2 스위칭 필드를 포함하며, 그것에 의해 의사 스핀-밸브 구조가 규정되는, 방법.
  9. 제 6 항에 있어서, 상기 스페이서층을 형성하는 단계는 MTJ 구조를 규정하는 유전 재료 또는 스핀 밸브 구조를 규정하는 도전 재료 중 하나의 스페이서층을 형성하는 단계를 포함하는, 방법.
  10. 제 6 항에 있어서, 상기 도전 베일을 상기 절연 베일로 변형함으로써 상기 제 1 전극 및 상기 제 2 전극을 전기적으로 절연하는 단계는 산소 플라즈마 재를 포함하는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783307B1 (ko) * 2004-04-08 2007-12-10 헤드웨이 테크놀로지스 인코포레이티드 고성능 자기 터널링 접합 ｍｒａｍ을 제작하기 위한 새로운산화 구조/방법

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4729109B2 (ja) * 2000-09-11 2011-07-20 株式会社東芝 強磁性トンネル接合素子およびその製造方法
US7394626B2 (en) * 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
JP2004200245A (ja) * 2002-12-16 2004-07-15 Nec Corp 磁気抵抗素子及び磁気抵抗素子の製造方法
US7573737B2 (en) * 2003-08-19 2009-08-11 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7911832B2 (en) * 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7602000B2 (en) * 2003-11-19 2009-10-13 International Business Machines Corporation Spin-current switched magnetic memory element suitable for circuit integration and method of fabricating the memory element
US7265404B2 (en) * 2005-08-30 2007-09-04 Magic Technologies, Inc. Bottom conductor for integrated MRAM
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7852663B2 (en) 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8039913B2 (en) 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US7880209B2 (en) * 2008-10-09 2011-02-01 Seagate Technology Llc MRAM cells including coupled free ferromagnetic layers for stabilization
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
JP5514256B2 (ja) * 2012-05-18 2014-06-04 株式会社東芝 磁気記憶素子及びその製造方法
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284701A (en) * 1991-02-11 1994-02-08 Ashland Oil, Inc. Carbon fiber reinforced coatings
KR0172408B1 (ko) 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
US5764567A (en) 1996-11-27 1998-06-09 International Business Machines Corporation Magnetic tunnel junction device with nonferromagnetic interface layer for improved magnetic field response
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
JPH10270776A (ja) * 1997-03-25 1998-10-09 Sanyo Electric Co Ltd 磁気抵抗効果膜の製造方法
US6008129A (en) 1997-08-28 1999-12-28 Motorola, Inc. Process for forming a semiconductor device
US5966012A (en) 1997-10-07 1999-10-12 International Business Machines Corporation Magnetic tunnel junction device with improved fixed and free ferromagnetic layers
US6005753A (en) 1998-05-29 1999-12-21 International Business Machines Corporation Magnetic tunnel junction magnetoresistive read head with longitudinal and transverse bias
US6114719A (en) 1998-05-29 2000-09-05 International Business Machines Corporation Magnetic tunnel junction memory cell with in-stack biasing of the free ferromagnetic layer and memory array using the cell
JP3606738B2 (ja) 1998-06-05 2005-01-05 東京応化工業株式会社 アッシング後の処理液およびこれを用いた処理方法
US6330136B1 (en) * 1998-10-14 2001-12-11 Read-Rite Corporation Magnetic read sensor with SDT tri-layer and method for making same
US6242350B1 (en) 1999-03-18 2001-06-05 Taiwan Semiconductor Manufacturing Company Post gate etch cleaning process for self-aligned gate mosfets
US6238582B1 (en) * 1999-03-30 2001-05-29 Veeco Instruments, Inc. Reactive ion beam etching method and a thin film head fabricated using the method
US6165803A (en) * 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP3446720B2 (ja) * 1999-05-31 2003-09-16 日本電気株式会社 磁気抵抗効果素子、その製造方法、及びそれを用いた磁気記録装置
JP2001196659A (ja) * 2000-01-12 2001-07-19 Tdk Corp トンネル磁気抵抗効果素子、薄膜磁気ヘッド、メモリ素子ならびにこれらの製造方法
US6281538B1 (en) 2000-03-22 2001-08-28 Motorola, Inc. Multi-layer tunneling device with a graded stoichiometry insulating layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783307B1 (ko) * 2004-04-08 2007-12-10 헤드웨이 테크놀로지스 인코포레이티드 고성능 자기 터널링 접합 ｍｒａｍ을 제작하기 위한 새로운산화 구조/방법

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US6835423B2 (en) 2004-12-28

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