KR20030010111A - chuck assembly of etching equipment for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치 식각설비의 척 조립체에 관한 것으로서, 보다 상세하게는 웨이퍼의 가장자리 부위에 반응 잔여물이 잔존하는 것을 방지하도록 하여 공정 불량의 방지 및 품질과 수율 향상이 있도록 하는 반도체장치 식각설비의 척 조립체에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chuck assembly of a semiconductor device etching apparatus. More particularly, the present invention relates to a semiconductor device etching apparatus for preventing process residues and improving quality and yield by preventing reaction residues from remaining on the edge of a wafer. Chuck assembly.
일반적으로 반도체장치 식각공정은 웨이퍼 상에 사진공정 이후 형성된 포토레지스트 패턴으로 노출된 부위를 제거하기 위한 공정으로서, 그 방법에 있어서 투입되는 공정가스를 플라즈마 상태로 변환시켜 요구되는 불필요한 부위와 반응토록 하는 플라즈마 식각이 주로 이용되고 있다.In general, a semiconductor device etching process is a process for removing portions exposed by a photoresist pattern formed after a photolithography process on a wafer, and converts the process gas introduced into the plasma state to react with unnecessary portions required. Plasma etching is mainly used.
이러한 플라즈마를 이용한 식각 공정은, 고주파파워가 인가되는 상·하부전극 사이에 위치되는 웨이퍼에 대하여 공정가스가 공급되어 플라즈마 상태로 변환된 상태로 반응하게 됨으로써 이루어진다. 여기서, 상술한 플라즈마 영역에 의한 반응은 웨이퍼의 상면 전역에서 균일하게 이루어지도록 함이 요구된다. 이에 대하여 웨이퍼가 위치되는 부위의 고주파파워 분위기를 이루는 각 구성의 종래 기술에 대하여 첨부된 도면을 참조하여 설명하기로 한다.The etching process using the plasma is performed by supplying a process gas to a wafer positioned between upper and lower electrodes to which high frequency power is applied and reacting in a state converted into a plasma state. Here, the reaction by the above-described plasma region is required to be made uniform throughout the upper surface of the wafer. This will be described with reference to the accompanying drawings of the prior art of each configuration forming a high frequency power atmosphere of the site where the wafer is located.
도 1에 도시된 구성을 살펴보면, 상부전극(10)에 대향하여 선택적으로 고주파 파워가 인가되며, 위치되는 웨이퍼(W)의 저면 가장자리 소정 부위를 제외한 중심 부위를 밀착 지지하는 척 본체(12)가 있고, 이 척 본체(12)의 상면 가장자리 부위에는 그 하측으로 단차를 이루어 웨이퍼(W)와 동일한 실리콘 재질의 에지링(14)이 안착 위치된다.Referring to the configuration shown in FIG. 1, the high frequency power is selectively applied to the upper electrode 10, and the chuck body 12 closely supporting the center portion except for a predetermined portion of the bottom edge of the wafer W is positioned. The edge surface 14 of the same silicon material as the wafer W is seated on the upper edge portion of the chuck main body 12.
이러한 에지링(14)의 상면 내측 부위는, 도 1 또는 도 2에 도시된 바와 같이, 소정 두께로 단차지게 형성되어 척 본체(12)의 단차진 부위에 의해 노출되는 웨이퍼(W)의 가장자리 부위를 밀착 지지하게 되고, 척 본체(12)의 외측으로 연장된 에지링(14)의 저면 가장자리 부위는 척 본체(12)의 측벽에 고정된 절연링(16)에 의해 받쳐 지지되는 설치 구성을 이룬다.As shown in FIG. 1 or FIG. 2, the inner portion of the upper surface of the edge ring 14 is formed to be stepped to a predetermined thickness, and the edge portion of the wafer W exposed by the stepped portion of the chuck body 12. The bottom edge portion of the edge ring 14 extending outwardly of the chuck body 12 forms an installation configuration supported by the insulating ring 16 fixed to the side wall of the chuck body 12. .
이러한 구성에 따라 공정이 진행되면, 상술한 에지링(14)은 웨이퍼(W)와 동일한 재질로 인가되는 고주파파워에 대응하여 플라즈마의 형성 영역의 분포를 웨이퍼(W)의 외측 부위까지 확대 형성하게 되고, 이에 따라 웨이퍼(W)는 그 전면이 플라즈마 영역의 중심 부위에 위치되어 전체적으로 균일한 작용을 받게 된다.When the process proceeds according to this configuration, the edge ring 14 described above expands the distribution of the plasma formation region to the outer portion of the wafer W in response to the high frequency power applied with the same material as the wafer W. As a result, the entire surface of the wafer W is located at the center of the plasma region, and thus, the entire surface of the wafer W is uniformly applied.
그러나, 상술한 식각 과정에서 웨이퍼(W)의 가장자리 부위의 경사면(B) 부위는 그 식각되는 정도가 상대적으로 낮게 나타나며, 이에 따라 경사면(B) 주연에는 그 표면으로부터 돌출된 콘(cone) 형상의 잔여물이 남게 된다. 이들 콘 형상의 잔여물은, 도 3에 도시된 바와 같이, 후속 공정에서 웨이퍼(W)의 플랫존(F) 부위를 포함한 가장자리 경사면(B) 부위로부터 흐름성 형태의 불량을 초래하고, 이것은 다시 제조되는 반도체장치의 불량과 품질 저하 및 수율을 저하시키는 요인으로 작용하게 된다.However, in the above-described etching process, the inclined surface B portion of the edge portion of the wafer W appears to have a relatively low etching rate, and thus, at the periphery of the inclined surface B, the concave shape protrudes from the surface thereof. Residue will remain. These cone-shaped residues, as shown in FIG. 3, result in a flow-type failure from the edge inclined plane B region, including the flat zone F region of the wafer W, in a subsequent process, which in turn Defects, deterioration of quality and yield of the semiconductor device to be manufactured are acted as a factor.
본 발명의 목적은, 상술한 종래 기술에 따른 문제점을 해결하기 위한 것으로서, 에지링의 특성을 변화시켜 웨이퍼의 가장자리 부위에 대한 식각률을 보다 향상시켜 그 부위에 콘 형상의 잔여물이 잔존을 방지토록 함으로써 후속 공정에서의 공정 불량을 최소화시키도록 하고, 또 제조되는 반도체장치의 품질과 수율을 향상시키도록 하는 반도체장치 식각설비의 척 조립체를 제공함에 있다.An object of the present invention is to solve the problems according to the prior art described above, by changing the characteristics of the edge ring to further improve the etching rate for the edge portion of the wafer to prevent the remaining of the cone-shaped residue on the portion By providing a chuck assembly of the semiconductor device etching equipment to minimize the process failure in the subsequent process, and to improve the quality and yield of the semiconductor device to be manufactured.
도 1은 종래의 반도체장치 식각설비의 척 조립체 구성과 이들 구성의 결합 관계를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing the configuration of the chuck assembly of the conventional semiconductor device etching equipment and the coupling relationship between these configurations.
도 2는 도 1에 도시된 Ⅱ 부위의 구성에서 공정 진행에 의한 에지링의 구성 및 그 작용 관계를 설명하기 위해 개략적으로 나타낸 국부 단면도이다.FIG. 2 is a schematic cross-sectional view schematically illustrating the configuration of the edge ring by the progress of the process in the configuration of the II site shown in FIG. 1 and its working relationship.
도 3은 도 2에 도시된 에지링의 설치에서 웨이퍼 상에 콘 형상의 잔존물이 분포 관계 및 그에 따른 불량 관계를 설명하기 위해 개략적으로 나타낸 평면도이다.FIG. 3 is a plan view schematically illustrating a distribution relationship of a cone-shaped residue on a wafer in the installation of the edge ring illustrated in FIG. 2 and a defect relationship thereof accordingly.
도 4는 본 발명의 일 실시예에 따른 반도체장치 식각설비의 척 조립체의 구성 중 에지링의 구성 및 그에 따른 작용 관계를 설명하기 위해 개략적으로 나타낸 국부 단면도이다.FIG. 4 is a schematic cross-sectional view illustrating a configuration of an edge ring and an operation relationship thereof in the configuration of a chuck assembly of a semiconductor device etching apparatus according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 상부전극 12: 척 본체10: upper electrode 12: chuck body
14, 20: 에지링 16: 절연링14, 20: edge ring 16: insulated ring
상기 목적을 달성하기 위한 본 발명의 특징적 구성은, 이격된 상부에 웨이퍼 저면의 중심 부위를 밀착 지지하며, 상면 가장자리 부위가 하측으로 소정 간격을 이루며 단차지게 형성된 척 본체와; 내측 저면이 상기 척 본체의 단차진 면에 밀착 지지되고, 내측 상면 부위는 단차를 이루며 웨이퍼의 저면 가장자리 부위와 밀착되는 형상으로 웨이퍼 이하의 저항값을 갖는 에지링과; 상기 척 본체의 측부 외측으로 연장된 상기 에지링 저면 부위를 받쳐 지지하도록 설치되는 절연링;을 포함하여 구성됨을 특징으로 한다.A characteristic constitution of the present invention for achieving the above object is a chuck main body which closely supports the central portion of the bottom surface of the wafer on the spaced apart upper portion, and the upper edge portion is formed stepped at a predetermined interval downward; An edge ring having an inner bottom surface closely adhered to the stepped surface of the chuck body, the inner top surface portion forming a step, and being in close contact with the bottom edge portion of the wafer; And an insulating ring installed to support the edge ring bottom portion extending outwardly of the side of the chuck body.
또한, 상기 에지링의 저항값은 웨이퍼의 저항값 보다 0.005∼4.5Ω 이하의 차이값을 갖도록 형성함이 바람직하고, 보다 구체적으로는 상기 에지링의 저항값을 3.5∼1.5Ω 범위 내에 있도록 함이 효과적이다.In addition, the resistance value of the edge ring is preferably formed to have a difference value of 0.005 to 4.5 Ω or less than the resistance value of the wafer, and more specifically, to keep the resistance value of the edge ring within the range of 3.5 to 1.5 Ω. effective.
그리고, 상기 에지링의 상면 내측에 단차진 형상에 따라 웨이퍼의 측벽에 대향하는 상부 내벽 부위는 그 표면에 대한 수직 위치로부터 40∼80° 경사각을 이루도록 형성함이 바람직하고, 단차진 부위와 접하는 상기 에지링 상부 내벽 부위의 위치는 위치되는 웨이퍼의 가장자리 부위로부터 적어도 1.5∼4.5㎜ 간격 범위에 있도록 형성함이 바람직하며, 상기 간격에 대하여 보다 바람직하기로는 웨이퍼의 가장자리로부터 적어도 1.5∼2.5㎜ 간격을 이루도록 함이 요구된다.The upper inner wall portion facing the sidewall of the wafer may be formed to have an inclination angle of 40 ° to 80 ° from a vertical position with respect to the surface of the edge ring, and may be in contact with the stepped portion. The position of the upper inner wall portion of the edge ring is preferably formed to be at least 1.5 to 4.5 mm apart from the edge of the wafer to be positioned, and more preferably to be at least 1.5 to 2.5 mm apart from the edge of the wafer. Is required.
이하, 본 발명의 일 실시예에 따른 반도체장치 식각설비의 척 조립체의 구성에 대하여 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the configuration of the chuck assembly of the semiconductor device etching facility according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명의 일 실시예에 따른 반도체장치 식각설비의 척 조립체의 구성 중 에지링의 구성을 설명하기 위해 개략적으로 나타낸 단면도로서, 종래와 동일한 부분에 대하여 동일한 부호를 부여하고, 그에 따른 상세한 설명은 생략하기로 한다.4 is a cross-sectional view schematically illustrating a configuration of an edge ring in the configuration of a chuck assembly of a semiconductor device etching apparatus according to an embodiment of the present invention. The description will be omitted.
본 발명에 따른 반도체장치 식각설비의 척 조립체 구성은, 웨이퍼(W)의 가장자리 부위에서의 식각 정도가 미미하게 이루어지는 것에 대하여 그 부위에서의 식각 정도를 보다 향상시키도록 하기 위한 것이고, 또 그 부위에서의 고주파 파워의 영역이 균일하게 이루어지도록 하기 위한 것이다.The configuration of the chuck assembly of the semiconductor device etching apparatus according to the present invention is to improve the etching degree at the portion of the wafer W while the etching degree at the edge portion of the wafer W is minimal. This is to ensure that the region of high frequency power is uniformly made.
이를 위한 구성으로서 웨이퍼(W)의 저면 가장자리 소정 부위를 제외한 중심 부위를 받쳐 지지하는 척 본체(12)가 있고, 이 척 본체(12)의 상면 가장자리 부위에는 단차지게 형성되어 웨이퍼(W)의 저면 가장자리 부위를 밀착되게 지지하기 위한 에지링(14)이 안착 위치된다.As a configuration for this purpose, there is a chuck main body 12 supporting and supporting a central portion except for a predetermined bottom edge of the wafer W. The chuck main body 12 has a stepped surface at the top edge of the chuck body 12 to form a stepped surface. An edge ring 14 for seating the edge portion closely is seated.
이러한 에지링(14)은, 웨이퍼(W)와 동일한 재질에 소정의 불순물이 함침하여 웨이퍼(W)의 저항값 보다 낮은 정도의 저항값을 이루고, 이러한 저항값은웨이퍼(W)의 저항값 보다 약 0.005∼4.5Ω 이하의 차이를 갖도록 형성된다.The edge ring 14 is impregnated with a predetermined impurity in the same material as the wafer W to form a resistance value lower than the resistance value of the wafer W, and this resistance value is larger than the resistance value of the wafer W. It is formed to have a difference of about 0.005 to 4.5 Ω or less.
이에 대한 보다 구체적인 저항값은 웨이퍼(W)의 일반적인 저항값이 약 5Ω 이상인 것에 대하여 약 1.5∼3.5Ω 정도의 범위에 있도록 형성될 수 있는 것이다.More specifically, the resistance value may be formed to be in the range of about 1.5 to 3.5 Ω for the general resistance value of the wafer W is about 5 Ω or more.
상술한 바와 같이, 에지링(20)의 저항값이 웨이퍼(W)의 저항값 이하의 값을 갖게 됨에 따라 인가되는 고주파 파워는 위치되는 웨이퍼(W)의 가장자리 부위에서 보다 활성화되고, 이에 따라 웨이퍼(W) 가장자리 상면의 식각 정도는 그 가장자리 부위로 갈수록 그 정도가 심화되어 웨이퍼(W) 가장자리의 경사면(B) 부위까지 식각이 이루어지도록 하게 됨으로써 그 주연의 콘 형상의 잔여물이 잔존하는 것을 방지할 수 있게 된다.As described above, as the resistance value of the edge ring 20 has a value equal to or less than the resistance value of the wafer W, the high frequency power applied is more activated at the edge portion of the wafer W where the wafer W is located, and thus the wafer (W) The degree of etching of the upper surface of the edge becomes deeper toward the edge portion, so that the etching is performed to the inclined surface (B) portion of the edge of the wafer (W), thereby preventing residual cone-shaped residues around the edge. You can do it.
한편, 상술한 구성에 있어서, 위치되는 웨이퍼(W)의 측벽에 대향하는 에지링의 단차진 면 상부 내벽 부위 즉, 단차진 면과 접하는 에지링의 상부 내벽 하측부위(P)와 내벽 상측부위(P')는, 종래에 있어서, 도 2에 도시된 바와 같이, 약 15°의 경사(θ)를 이루고 있으며, 이에 따라 상측부위(P') 부위는 비교적 첨예한 형상을 이루게 되어 고주파 파워에 의한 플라즈마의 영향을 집중시키는 역할을 하게 됨으로써 웨이퍼(W) 가장자리 부위의 식각 정도를 저하시키는 결과를 초래하게 된다.On the other hand, in the above-described configuration, the upper inner wall lower portion P and the inner wall upper portion of the stepped surface upper inner wall portion of the edge ring facing the sidewall of the wafer W to be located, that is, the edge ring in contact with the stepped surface ( P '), as shown in Fig. 2, has an inclination θ of about 15 degrees, and thus the upper portion P' portion has a relatively sharp shape and is caused by high frequency power. As a result of concentrating the influence of the plasma, the etching degree of the edge portion of the wafer W may be reduced.
따라서, 본 발명에서 있어서, 도 4에 도시된 바와 같이, 에지링(20)의 단차진 면과 접하는 에지링(20) 상부 내벽의 하측부위(p)와 그 상측부위(p')는 단차진 면의 수직 위치로부터 보다 확대된 경사(θ')를 이루도록 하고, 그 경사(θ')의 정도는 단차진 면의 수직 위치로부터 약 40∼80° 경사각을 이루도록 형성함이 바람직하다.Therefore, in the present invention, as shown in Figure 4, the lower portion (p) and the upper portion (p ') of the upper inner wall of the upper edge ring 20 in contact with the stepped surface of the edge ring 20 is stepped It is preferable to form an inclination θ 'which is enlarged from the vertical position of the surface, and the degree of the inclination θ' is formed to form an inclination angle of about 40 to 80 degrees from the vertical position of the stepped surface.
이에 더하여 에지링(20) 상부 내벽의 하측부위(p)의 위치 또한 도 2에 도시된 종래의 웨이퍼(W)와의 간격(L)에 비교하여 보다 확장된 간격(ℓ)을 이루며, 이 길이는 웨이퍼(W)의 가장자리 부위로부터 적어도 1.5∼4.5㎜ 정도의 간격 범위로 이격되게 형성되고, 보다 구체적으로는 1.5∼2.5㎜ 정도로 형성함이 보다 바람직하다 할 것이다.In addition, the position of the lower portion p of the upper inner wall of the upper edge ring 20 also forms a more extended gap l compared to the gap L with the conventional wafer W shown in FIG. It is more preferable to form at least 1.5 to 4.5 mm apart from the edge of the wafer W at an interval range of about 1.5 to 4.5 mm.
이러한 구성에 의하면, 공정 수행 과정에서 인가되는 고주파 파워의 영향은 위치되는 웨이퍼(W)의 가장자리 부위에서 비교적 균일하고도 밀도가 높은 플라즈마 형성 영역을 이루게 되어 웨이퍼(W)의 상면 가장자리 부위에서의 콘 형상의 잔여불이 잔존하는 것을 방지하게 된다.According to this configuration, the influence of the high frequency power applied in the process of the process is to form a relatively uniform and dense plasma formation region at the edge portion of the wafer (W) to be located, so that the cone at the top edge portion of the wafer (W) This prevents the remaining light of shape from remaining.
따라서, 본 발명에 의하면, 에지링의 저항값이 웨이퍼의 저항값 보다 낮게 나타남에 따라 공정 수행 과정에서 인가되는 고주파 파워의 영역이 웨이퍼의 가장자리 부위로 더 집중되고, 또 그 부위의 에지링 형상이 완만한 경사면을 이루고 있어 비교적 균일한 영향을 제공하게 됨으로써 웨이퍼의 가장자리 부위에 대한 식각률이 보다 안정적으로 향상되고, 이에 따라 그 부위에 형성되던 콘 형상의 잔여물과 경사면까지 식각 처리하게 됨으로써 후속 공정에서의 공정 불량이 최소화되며, 이에 따라 제조되는 반도체장치의 품질과 수율이 보다 향상되는 효과를 갖게 된다.Therefore, according to the present invention, as the resistance value of the edge ring is lower than the resistance value of the wafer, the region of the high frequency power applied during the process is more concentrated at the edge portion of the wafer, and the edge ring shape of the portion is increased. It has a gentle slope, which provides a relatively uniform effect, so that the etching rate of the edge portion of the wafer is more stably improved, and thus, the cone-shaped residues and slopes formed on the portion are etched, and thus, in a subsequent process. Process defects are minimized, and thus the quality and yield of semiconductor devices manufactured are improved.
본 발명은 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it will be apparent to those skilled in the art that modifications and variations can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
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