KR20030006532A - Lead Frame, Semi-conductor Package therewith and Method for manufacturing Semi-Conductor Package - Google Patents
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Abstract
Description
본 발명은 리이드 프레임과, 그것을 구비한 반도체 팩키지 및, 반도체 팩키지의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 팩키지에서 몰딩 수지의 플래쉬(flash) 현상이 방지될 수 있는 리이드 프레임, 그것을 구비한 반도체 팩키지 및, 반도체 팩키지의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame, a semiconductor package having the same, and a method of manufacturing a semiconductor package, and more particularly, a lead frame capable of preventing a flash phenomenon of a molding resin in a semiconductor package, and a semiconductor having the same. A package and a manufacturing method of a semiconductor package are related.
통상적으로 반도체 팩키지는 반도체 칩을 리이드 프레임의 패드상에 배치하고, 반도체 칩의 전극과 리이드 프레임의 이너 리이드를 와이어 본딩시킨후에, 몰딩 수지로 상기 패드와 이너 리이드 프레임을 엔캡슐레이션시킴으로써 형성된다. 최근의 추세에 따르면 반도체 팩키지는 점점 용량은 대형화되고 크기는 소형화되어가고 있으며, 예를 들면 칩 스케일 팩키지등이 구현되고 있다. 종래의 반도체 팩키지에서 리이드 반도체 팩키지의 측면으로부터 돌출하는 반면에, 최근에 개발된 CSP(chip scale package)의 형태는 리이드가 반도체 팩키지의 저면에 노출된다. 리이드가 반도체 팩키지의 저면에 노출되면 팩키지의 자체 크기가 대폭 줄어들뿐만 아니라 팩키지의 점유 공간도 줄어든다. 리드를 팩키지의 저면으로 노출시키기 위하여 리드는 다운셋(down-set)되거나 또는 하프 에칭되며, 노출된 리이드는 인쇄 회로 기판상의 단자와 접촉하게 된다. 특정의 예에서는 반도체 칩이 그 위에 배치된 패드가 팩키지의 저면에 노출되기도 한다.Typically, a semiconductor package is formed by disposing a semiconductor chip on a pad of a lead frame, wire-bonding an electrode of the semiconductor chip with an inner lead of the lead frame, and then encapsulating the pad and the inner lead frame with a molding resin. According to the recent trend, semiconductor packages are getting larger and smaller in size, for example, chip scale packages. In the conventional semiconductor package, the projected side of the lead semiconductor package is protruded, whereas the recently developed form of chip scale package (CSP) exposes the lead to the bottom of the semiconductor package. Exposing the lid to the bottom of the semiconductor package significantly reduces the package's own size and also reduces the package's footprint. The leads are down-set or half etched to expose the leads to the bottom of the package and the exposed leads are brought into contact with the terminals on the printed circuit board. In certain instances, pads on which semiconductor chips are placed may be exposed on the bottom of the package.
도 1 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 단면도로서, 이것은 일본의 특허 공개 공보 소 59-21047 호에 개시된 것이다.1 is a cross-sectional view of a semiconductor package according to the prior art, which is disclosed in Japanese Patent Laid-Open No. 59-21047.
도면을 참조하면, 패드(11)의 상부 표면에 반도체 칩(11)이 탑재되고, 리이드(12)는 다운셋 가공되어 있다. 리이드(12)의 저면(12a)은 엔캡슐레이션(15)의 저면으로 노출되어 회로 기판상의 접속 단자와 접속될 수 있다. 리이드(12)의 상단과 반도체 칩의 전극 사이에는 본딩 와이어(13)가 연결되어 있다. 패드(11)는 리이드(12)의 상단보다 낮은 위치에 놓이게 된다. 도 1 에 도시된 예는 리이드(12)가 다운셋 가공된 예의 전형이다.Referring to the drawings, the semiconductor chip 11 is mounted on the upper surface of the pad 11, and the lead 12 is downset. The bottom 12a of the lead 12 may be exposed to the bottom of the encapsulation 15 to be connected to the connection terminal on the circuit board. A bonding wire 13 is connected between the upper end of the lead 12 and the electrode of the semiconductor chip. The pad 11 is placed at a lower position than the top of the lead 12. The example shown in FIG. 1 is typical of the example in which the lead 12 is downset.
도 2 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 다른 예로서, 이것은 일본 특허 공개 소 59-227143 에 개시된 것이다.Shown in Fig. 2 is another example of a semiconductor package according to the prior art, which is disclosed in Japanese Patent Laid-Open No. 59-227143.
도면을 참조하면, 패드(21)의 상부에 반도체 칩(24)이 탑재되고, 리이드(22)는 하프 에칭에 의해 가공되어 그 저면(22a)이 엔캡슐레이션(25)의 저면으로부터노출된다. 리이드(22)의 일측과 반도체 칩(24)의 전극은 본딩 와이어(23)에 의해서 연결된다. 도 2 에 도시된 예는 리이드(22)가 하프 에칭된 예의 전형이다.Referring to the figure, the semiconductor chip 24 is mounted on the pad 21, the lead 22 is processed by half etching, and the bottom face 22a is exposed from the bottom face of the encapsulation 25. As shown in FIG. One side of the lead 22 and the electrode of the semiconductor chip 24 are connected by a bonding wire 23. The example shown in FIG. 2 is typical of the example in which the leads 22 are half etched.
도 3 은 종래 기술에 따른 다른 반도체 팩키지의 개략적인 단면도이며, 이것은 미국 특허 제 6,143,981 호에 개시된 것이다.3 is a schematic cross-sectional view of another semiconductor package according to the prior art, which is disclosed in US Pat. No. 6,143,981.
도면을 참조하면, 패드(31)의 상부 표면에 반도체 칩(34)이 탑재되고, 패드(31)의 저면과 리이드(32)의 저면(32a)은 모두 엔캡슐레이션(35)의 저면으로부터 노출된다. 즉, 패드(31)와 리이드(32)는 동일한 높이에 형성된다. 리이드(32)와 반도체 칩(34)의 전극들은 본딩 와이어(33)에 의해 상호 연결된다. 노출된 리이드(32)는 인쇄 회로 기판상의 접속 단자와 접속되기 위한 것이고, 노출된 패드(31)의 저면은 반도체 칩(34)으로부터 발생되는 열을 외부로 방출하기 위한 것이다. 노출된 패드(31)는 인쇄 회로 기판상의 열 패드(thermal pad)와 접합된다. 도 3 에 도시된 예는 패드(31)가 외부로 노출되는 예의 전형이다.Referring to the drawings, the semiconductor chip 34 is mounted on the top surface of the pad 31, and both the bottom surface of the pad 31 and the bottom surface 32a of the lid 32 are exposed from the bottom surface of the encapsulation 35. do. That is, the pad 31 and the lead 32 are formed at the same height. The leads 32 and the electrodes of the semiconductor chip 34 are interconnected by a bonding wire 33. The exposed lead 32 is for connecting with the connection terminal on the printed circuit board, and the bottom of the exposed pad 31 is for dissipating heat generated from the semiconductor chip 34 to the outside. The exposed pad 31 is bonded with a thermal pad on a printed circuit board. The example shown in FIG. 3 is typical of an example in which the pad 31 is exposed to the outside.
도 3 을 참고하여 설명된 유형의 반도체 팩키지를 제조하기 위해서 종래의 조립 공정을 적용할 경우, 두가지 방식을 가정할 수 있다. 첫번째 방식은, 도 4 에 도시된 바와 같이 개별 리이드 프레임(41)과 그것을 외곽에서 둘러싸는 레일(42)을 구비하는 리이드 프레임 유니트로써, 웨이퍼 소우잉(wafer sawing), 다이 부착(die attach), 와이어 본딩(wire bonding), 몰딩/디프레싱(molding/deflashing), 마킹(marking) 및, 트리밍/포밍(trimming/forming)을 거치게 된다. 이처럼 개별적으로 트리밍을 적용하는 리이드 프레임을 사용하는 것에 있어서의 장점은 몰드의 플레쉬(flash)가 발생되는 것이 상대적으로 억제된다. 그러나 플레쉬의 발생을 완전하게 방지하는 것은 불가능하며, 실제에 있어서 플레쉬를 제거하는 추가 공정을 필요로 한다. 두번째 방식은 리이드 프레임을 개별적으로 트리밍(trimming)하지 않고, 다수의 개별 리이드 프레임이 매트릭스(matrix)의 형태로 배열된 리이드 프레임을 한꺼번에 몰딩하는 방식이다. 매트릭스의 형태로 배열된 리이드 프레임 유니트는 도 5 에 도시된 바와 같으며, 여기에서 도면 번호 51 은 개별의 리이드 프레임을 나타내고, 도면 번호 52 는 각 리이드 프레임의 외곽을 둘러싸는 레일을 나타낸다. 이러한 매트릭스 유형의 리이드 프레임 유니트를 이용한 조립 공정은 웨이퍼 소우잉(wafer sawing), 다이 부착(die attach), 와이어 본딩(wire bonding), 몰딩/디프레싱(molding/deflashing), 마킹(marking) 및, 소우잉(sawing)에 의한 개별화(singulation)로 이루어진다.When applying a conventional assembly process to manufacture a semiconductor package of the type described with reference to FIG. 3, two methods can be assumed. The first method is a lead frame unit having an individual lead frame 41 and a rail 42 surrounding it as shown in FIG. 4, which includes wafer sawing, die attach, Wire bonding, molding / deflashing, marking, and trimming / forming are performed. The advantage of using such lead frames that individually apply trimming is relatively suppressed from flashing of the mold. However, it is impossible to completely prevent the occurrence of flash, and in practice it requires an additional process of removing the flash. The second method is a method of molding lead frames in which a plurality of individual lead frames are arranged in a matrix form without trimming the lead frames individually. The lead frame units arranged in the form of a matrix are as shown in Fig. 5, where reference numeral 51 denotes an individual lead frame and reference numeral 52 denotes a rail surrounding the outer edge of each lead frame. Assembly processes using these matrix type lead frame units include wafer sawing, die attach, wire bonding, molding / deflashing, marking, and It consists of singulation by sawing.
위에 설명된 두가지 방식의 반도체 팩키지 조립 공정에 있어서, 개별 트리밍되는 리이드 프레임은 리이드 프레임 스트립상의 유니트 면적이 매트릭스 형태의 유니트 면적보다 크기 때문에 단위 면적당 유니트 밀도가 작게 된다. 따라서 단위 면적당 유니트 단가가 높아지게 된다. 이러한 단점을 개선하기 위해서 매트릭스 형태의 리이드 프레임을 많이 이용하게 되지만, 패드가 팩키지의 저면에 노출되는 유형의 반도체 팩키지는 매트릭스 형태로 몰딩할 경우, 몰딩 공정에서 몰드 플래시가 심하게 발생되어 매트릭스 리이드 프레임의 적용이 불가능하게 된다.In the two types of semiconductor package assembly process described above, the individually trimmed lead frames have a lower unit density per unit area because the unit area on the lead frame strip is larger than the unit area in matrix form. Therefore, the unit cost per unit area increases. In order to remedy these disadvantages, a matrix type lead frame is often used. However, when a semiconductor package of a type in which a pad is exposed to the bottom of the package is molded in a matrix form, mold flash is generated in the molding process so that It becomes impossible to apply.
도 6 에 도시된 것은 반도체 팩키지의 몰딩 공정을 도시한 단면도로서, 매트릭스 형태의 리이드 프레임을 이용한 몰딩 공정에 해당한다.6 is a cross-sectional view illustrating a molding process of a semiconductor package, and corresponds to a molding process using a lead frame in a matrix form.
도면을 참조하면, 반도체 팩키지의 몰딩은 상부 플레이트(61) 및, 하부 플레이트(62)로 이루어지는 몰딩 플레이트 안에서 이루어진다. 상기 상하부 플레이트(61,62)의 사이에는 와이어 본딩이 이루어진 리이드 프레임과 몰딩 수지(64)가 충전될 수 있는 공간이 형성된다. 몰딩 수지(64)는 게이트(63)를 통해서 유입될 수 있다. 리이드 프레임은 패드(65)와 리이드(67)를 구비하며, 상기 패드(65)의 상부에는 반도체 칩(66)이 탑재되어 있다. 반도체 칩(66)의 전극과 리이드(67)의 사이에는 본딩 와이어(68)로 연결되어 있으며, 상기 리이드 프레임은 도 5 에 도시된 매트릭스 유형의 것으로서, 아직 개별적으로 절단된 것이 아니다.Referring to the drawings, molding of the semiconductor package is made in a molding plate consisting of an upper plate 61 and a lower plate 62. The space between the upper and lower plates 61 and 62 may be filled with a lead frame made of wire bonding and a molding resin 64. The molding resin 64 may flow through the gate 63. The lead frame includes a pad 65 and a lead 67, and a semiconductor chip 66 is mounted on the pad 65. A bonding wire 68 is connected between the electrode of the semiconductor chip 66 and the lead 67. The lead frame is of the matrix type shown in FIG. 5 and is not yet individually cut.
도 6 에 도시된 몰딩 플레이트를 이용하여 실제로 엔캡슐레이션 작업을 진행할 때에는 패드(65) 및, 리이드(67)의 저면과 하부 플레이트(62)의 내측 표면 사이에 몰드 플래쉬(flash)가 발생한다. 이는 리드 프레임 유니트가 몰딩 플레이트 내측 공간에 수용된 상태에서 온도가 상승되면 리드 프레임이 열팽창에 의해 엿가락처럼 뒤틀리게 되기 때문이다. 또한 상부 플레이트(61)는 리이드 프레임 유니트의 가장자리만을 클램프하기 때문에, 가장 자리 부분이 이외의 중앙 부위에는 클램프 되지 않은 영역이 존재하게 되어, 리이드 프레임의 유니트가 들뜨게 되며, 몰딩 수지가 리이드의 하부 또는 패드의 하부를 통해 침투하게 되어 플래쉬가 발생하게 되는 것이다.When the encapsulation operation is actually performed using the molding plate shown in FIG. 6, a mold flash is generated between the pad 65 and the bottom surface of the lid 67 and the inner surface of the lower plate 62. This is because, when the temperature is raised in the state where the lead frame unit is accommodated in the molding plate inner space, the lead frame is twisted like a slack due to thermal expansion. In addition, since the upper plate 61 clamps only the edge of the lead frame unit, an unclamped region exists in the center portion other than the edge portion, so that the unit of the lead frame is lifted, and the molding resin is lower or lower than the lead frame. It penetrates through the lower part of the pad and causes flash.
위에 설명된 몰딩시의 플레쉬 현상을 방지하기 위해서, 배면 테이프를 이용하는 방식이 소개되어 있다. 이것은 폴리이미드 혹은 테프론 같은 내열성 테이프를 리이드 프레임의 후면에 라미네이팅시키는 것이다. 폴리이미드 테이프에는 접착층이 있어서, 하부 플레이트의 내측 표면과 부착하게 되고, 그에 의해서 플레쉬가 방지될 수 있다. 그러나 이러한 배면 테이프를 사용하는 방식은 특정 회사의 특수한 테이프를 사용해야만 하기 때문에 가격이 비싸고, 추가 공정을 필요로 하며, 추가 투자비가 소요된다는 단점이 있다. 또한 테이프를 제거한 후에도 리이드 프레임의 면에 접착제가 잔존하게 되어, 용접성이 저하되는 문제점이 있으며, 이를 제거하기 위해 화학적 처리가 추가되어야 한다.In order to prevent the flash phenomenon in the molding described above, a method using a backing tape is introduced. This is to laminate a heat resistant tape such as polyimide or teflon on the back of the lead frame. The polyimide tape has an adhesive layer, which adheres to the inner surface of the lower plate, whereby the flash can be prevented. However, this method of using the backing tape has a disadvantage in that it is expensive, requires additional processing, and requires additional investment because it has to use a special tape of a specific company. In addition, the adhesive remains on the surface of the lead frame even after removing the tape, there is a problem that the weldability is deteriorated, and to remove it, a chemical treatment must be added.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 몰드 플레쉬 현상이 방지될 수 있도록 개선된 리이드 프레임을 제공하는 것이다.The present invention has been made to solve the above problems, it is an object of the present invention to provide an improved lead frame to prevent mold flash phenomenon.
본 발명의 다른 목적은 플레쉬 현상이 방지될 수 있도록 개선된 반도체 팩키지를 제공하는 것이다.Another object of the present invention is to provide an improved semiconductor package so that a flash phenomenon can be prevented.
본 발명의 다른 목적은 플레쉬 현상이 방지될 수 있도록 개선된 반도체 팩키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a semiconductor package which is improved so that a flash phenomenon can be prevented.
본 발명의 다른 목적은 기존의 반도체 팩키지의 조립 공정과 유사하거나 또는 동일한 조립 공정으로써 제조 비용이 저렴하고 신뢰성이 높은 반도체 패키지를 구현하고, 그에 필요한 리이드 프레임을 제공하며, 개선된 제조 방법을 제공하는 거이다.It is another object of the present invention to implement a semiconductor package having a low cost and high reliability, provide a lead frame, and provide an improved manufacturing method, which is similar or identical to an assembly process of a conventional semiconductor package. That's it.
도 1 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to the prior art.
도 2 에 도시된 것은 종래 기술에 따른 다른 반도체 팩키지의 단면도이다.2 is a cross-sectional view of another semiconductor package according to the prior art.
도 3 에 도시된 것은 종래 기술에 따른 다른 반도체 팩키지의 단면도이다.3 is a cross-sectional view of another semiconductor package according to the prior art.
도 4는 수지 몰딩 후에 개별적으로 트리밍되어 적용되는 리이드 프레임 유니트의 스트립을 나타낸 평면도이다.4 is a plan view showing a strip of a lead frame unit which is individually trimmed and applied after resin molding.
도 5 는 매트릭스 유형의 리이드 프레임 유니트의 스트립을 나타낸 평면도이다.5 is a plan view showing a strip of the lead frame unit of the matrix type.
도 6 에 도시된 것은 종래 기술에 따른 반도체 팩키지의 몰딩 방법을 도시한 단면도로서, 매트릭스 유형의 리이드 프레임 유니트를 적용한 예이다.6 is a cross-sectional view illustrating a molding method of a semiconductor package according to the prior art, and is an example of applying a matrix type lead frame unit.
도 7 에 도시된 것은 본 발명에 따른 반도체 팩키지의 일 구현예에 대한 개략적인 단면도이다.7 is a schematic cross-sectional view of one embodiment of a semiconductor package according to the present invention.
도 8 에 도시된 것은 도 7 에 도시된 반도체 팩키지를 구성하는데 사용되는 리이드 프레임에 대한 개략적인 사시도이다.8 is a schematic perspective view of a lead frame used to construct the semiconductor package shown in FIG. 7.
도 9 에 도시된 것은 도 8 에 도시된 리이드 프레임의 평면도이다.9 is a plan view of the lead frame shown in FIG. 8.
도 10a 및, 도 10b 는 몰딩 플레이트에 의해서 리이드 프레임이 가압되는 것을 도식화하여 나타낸 설명도이다.10A and 10B are explanatory views schematically showing that the lead frame is pressed by the molding plate.
도 11 은 몰딩 공정을 설명하기 위한 것으로서, 몰딩 플레이트내에 반도체 칩을 탑재한 매트릭스 유형의 리이드 프레임 유니트가 수용된 것을 도시하는 개략적인 단면도이다.FIG. 11 is a schematic cross-sectional view illustrating a molding process in which a matrix-type lead frame unit in which a semiconductor chip is mounted in a molding plate is accommodated.
도 12a 및, 도 12b 는 본 발명에 따른 반도체 팩키지의 다른 구현예를 제조하는 방법을 설명하기 위한 개략적인 단면도이다.12A and 12B are schematic cross-sectional views illustrating a method of manufacturing another embodiment of a semiconductor package according to the present invention.
도 13 에 도시된 것은 도 12a 및, 도 12b 를 참고로 설명된 반도체 팩키지의 제조 방법을 나타낸 사시도이다.FIG. 13 is a perspective view illustrating a method of manufacturing the semiconductor package described with reference to FIGS. 12A and 12B.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 패드와; 상기 패드로부터 연장된 것으로 일부가 다운셋 가공되며 그 단부에는 연결부가 형성되어 있는 타이바; 상기 타이바의 연결부에 대하여 지지부를 통해서 연결된 다수의 리이드;를 구비하며, 상기 타이바를 다운셋 가공하였을때 상기 연결부로부터 상기 패드까지의 높이는 엔캡슐레이션을 형성하기 위한 몰딩 플레이트 내부 공간의 두께보다 큰 것을 특징으로 하는 반도체 팩키지용 리이드 프레임이 제공된다.In order to achieve the above object, in accordance with the present invention, a pad; A tie bar extending from the pad and partially downset and having a connection portion formed at an end thereof; And a plurality of leads connected to the connection part of the tie bar through the support part, and when the tie bar is downset, the height from the connection part to the pad is greater than the thickness of the molding plate inner space for forming encapsulation. A lead frame for a semiconductor package is provided.
본 발명의 일 특징에 따르면, 상기 타이바의 연결부와 상기 다수의 리이드는 동일 평면상에 위치하고, 상기 패드는 상기 타이바의 연결부 및, 상기 다수의 리이드에 대하여 상이한 평면에 위치한다.According to one aspect of the invention, the tie portion of the tie bar and the plurality of leads are located on the same plane, and the pad is located at a different plane with respect to the tie portion of the tie bar and the plurality of leads.
본 발명의 다른 특징에 따르면, 상기 패드는 상기 타이바의 연결부 및, 상기 다수의 리이드와 평면상 상이한 위치에 배치된 상태에서 상기 몰딩 플레이트의 내부 공간에 수용된다.According to another feature of the invention, the pad is accommodated in the inner space of the molding plate in a state in which the connection portion of the tie bar and the plurality of leads are arranged in a different position in plane.
또한 본 발명에 따르면, 패드와; 상기 패드의 일 표면에 부착되는 반도체 칩; 상기 패드로부터 연장된 것으로, 그 일부가 상기 패드와 상이한 평면에 배치되도록 다운셋 가공되며, 그 단부에는 연결부가 형성되어 있는 타이바; 상기 타이바의 연결부에 대하여 지지부를 통해서 연결되는 다수의 리이드; 상기 반도체 칩의 전극과 상기 다수의 리이드를 각각 연결하는 본딩 와이어; 상기 패드의 다른 표면이 그것의 일 표면에 노출되고, 상기 지지부 및, 상기 다수의 리이드가 그것의 다른 표면에 노출되도록 형성된 엔캡슐레이션;을 구비하며, 상기 엔캡슐레이션이 형성되었을때의 상기 리이드로부터 상기 패드까지의 높이는, 상기 타이바를 다운셋 가공하였을때 상기 리이드로부터 상기 패드까지의 높이보다 작다.Also in accordance with the present invention, a pad; A semiconductor chip attached to one surface of the pad; A tie bar extending from the pad, the part being downset so that a portion thereof is disposed in a different plane from the pad, and a tie portion formed at an end thereof; A plurality of leads connected through the support portion with respect to the connection portion of the tie bar; Bonding wires connecting the electrodes of the semiconductor chip and the plurality of leads, respectively; An encapsulation formed such that the other surface of the pad is exposed to one surface thereof, the support and the plurality of leads exposed to its other surface; wherein the lead when the encapsulation is formed The height from the pad to the pad is smaller than the height from the lead to the pad when the tie bar is downset.
본 발명의 다른 특징에 따르면, 상기 패드는 상기 연결부 및, 상기 다수의리이드와 상이한 평면상에 배치된 상태에서 상기 몰딩 플레이트의 내부 공간에 수용됨으로써 제조된다.According to another feature of the invention, the pad is manufactured by being accommodated in the inner space of the molding plate in a state where it is disposed on a plane different from the connecting portion and the plurality of leads.
본 발명의 다른 특징에 따르면, 상기 반도체 칩이 부착되는 상기 패드의 일 표면은 상기 패드의 저면이고, 상기 엔캡슐레이션의 일면에서 노출되는 패드의 다른 표면은 상기 패드의 상면이며, 상기 패드가 노출되는 상기 엔캡슐레이션의 일면은 상기 엔캡슐레이션이 상면이며, 상기 타이바의 연결부 및, 리이드가 노출되는 상기 엔캡슐레이션의 다른 면은 상기 엔캡슐레이션의 저면이다.According to another feature of the invention, one surface of the pad to which the semiconductor chip is attached is the bottom surface of the pad, the other surface of the pad exposed on one surface of the encapsulation is the top surface of the pad, the pad is exposed One surface of the encapsulation is the upper surface of the encapsulation, and the connecting portion of the tie bar and the other surface of the encapsulation to which the lead is exposed are the bottom surface of the encapsulation.
본 발명의 다른 특징에 따르면, 상기 반도체 칩이 부착되는 상기 패드의 일 표면은 상기 패드의 상면이고, 상기 엔캡슐레이션의 일면에서 노출되는 패드의 다른 표면은 상기 패드의 저면이며, 상기 패드가 노출되는 상기 엔캡슐레이션의 일면은 상기 엔캡슐레이션이 저면이며, 상기 타이바의 연결부 및, 리이드가 노출되는 상기 엔캡슐레이션의 다른 면도 상기 엔캡슐레이션의 저면이다.According to another feature of the present invention, one surface of the pad to which the semiconductor chip is attached is an upper surface of the pad, and another surface of the pad exposed from one surface of the encapsulation is a bottom surface of the pad, and the pad is exposed. One side of the encapsulation is the bottom surface of the encapsulation, the connecting portion of the tie bar, and the other side of the encapsulation exposed lead is the bottom surface of the encapsulation.
또한 본 발명에 따르면, 패드와, 상기 패드로부터 연장되고, 그 단부에 상기 패드를 지지하도록 형성된 연결부를 구비하는 타이바와, 상기 연결부에 지지부를 통해서 연결되는 다수의 리이드를 구비하는 리이드 프레임을 준비하는 단계; 및, 상기 연결부와 상기 패드가 상이한 평면에 위치하고 상기 다수의 리이드는 상기 연결부와 동일한 평면에 위치하도록 상기 타이바를 다운셋 가공하는 단계;를 구비하며, 상기 타이바를 다운셋 가공하였을때 상기 연결부로부터 상기 패드까지의 높이는 엔캡슐레이션을 형성하기 위한 몰딩 플레이트 내부 공간의 두께보다 큰 것을 특징으로 하는 반도체 팩키지의 제조 방법이 제공된다.According to the present invention, there is also provided a tie frame having a pad, a tie bar extending from the pad and formed at the end thereof to support the pad, and a lead frame having a plurality of leads connected to the connecting part via a support part. step; And downsetting the tie bar such that the connection part and the pad are in different planes and the plurality of leads are located in the same plane as the connection part. A method of manufacturing a semiconductor package is provided, wherein the height to the pad is greater than the thickness of the molding plate internal space for forming the encapsulation.
본 발명의 다른 특징에 따르면, 상기 다운셋 가공 단계 이후에, 상기 패드의 일면에 반도체 칩을 부착하는 단계; 상기 반도체 칩의 전극과 상기 다수의 리이드를 본딩 와이어로 상호 연결하는 와이어 본딩 단계; 상기 몰딩 플레이트내에 상기 반도체 칩이 부착된 리이드 프레임을 수용함으로써 상기 패드를 가압한 상태에서 몰딩 수지를 주입하는 엔캡슐레이션 단계; 및, 상기 리이드를 상호 연결되어 있는 부분을 절단하는 절단 단계;를 구비한다.According to another feature of the invention, after the downset processing step, attaching a semiconductor chip on one surface of the pad; A wire bonding step of interconnecting the electrodes of the semiconductor chip and the plurality of leads with bonding wires; An encapsulation step of injecting a molding resin while pressing the pad by accommodating a lead frame having the semiconductor chip attached to the molding plate; And a cutting step of cutting the portions interconnecting the leads.
또한 본 발명의 다른 특징에 따르면, 상기 패드는 상기 연결부 및, 상기 다수의 리이드와 상이한 평면상에 배치된 상태에서 상기 몰딩 플레이트의 내부 공간에 수용된다.In addition, according to another feature of the invention, the pad is accommodated in the interior space of the molding plate in a state arranged on the plane different from the connecting portion and the plurality of leads.
본 발명의 다른 특징에 따르면, 상기 리이드 프레임의 준비 단계에 있어서, 상기 리이드 프레임은 다수의 리이드 프레임이 매트릭스 유형으로 상호 연결되어 있는 리이드 프레임 유니트로서 제공된다.According to another feature of the invention, in the preparation of the lead frame, the lead frame is provided as a lead frame unit in which a plurality of lead frames are interconnected in a matrix type.
본 발명의 다른 특징에 따르면, 상기 리이드 프레임의 준비 단계에 있어서, 상기 리이드 프레임은 개별적으로 몰딩되어 트리밍되어진다.According to another feature of the invention, in the preparation of the lead frame, the lead frame is individually molded and trimmed.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.Hereinafter, with reference to an embodiment shown in the accompanying drawings the present invention will be described in more detail.
도 7 에 도시된 것은 본 발명에 따른 반도체 팩키지의 일 구현예에 대한 개략적인 단면도이다.7 is a schematic cross-sectional view of one embodiment of a semiconductor package according to the present invention.
도면을 참조하면, 반도체 칩(74)은 패드(71)의 저면에 부착되어 있다. 리이드(72)는 패드(71)와 상이한 높이에 배치된다. 상기 패드(71)와 리이드(72)는 하프에칭에 의한 소정의 가공을 받을 수 있으며, 또한 은 또는 팔라듐과 같은 귀금속으로 도금이 되어 있는 상태이다. 리이드(72)와 반도체 칩(74)의 전극은 본딩 와이어(75)로 상호 연결된다. 상기 패드(71) 및, 리이드(72)와, 반도체 칩(74)등은 엔캡슐레이션(76)에 의해서 감싸여져 있다. 도면에 도시되지 아니한 타이바는 그 일 단부가 상기 패드(71)의 가장자리에 연결되어서 그로부터 연장되며, 그 타단부는 리이드(72)와 같은 높이로 연장된다. 타이바는 다운셋(down-set)에 의해서 가공되며, 타이바에 대해서는 이후에 보다 상세하게 설명될 것이다.Referring to the figure, the semiconductor chip 74 is attached to the bottom surface of the pad 71. The lead 72 is disposed at a different height than the pad 71. The pad 71 and the lead 72 can be subjected to a predetermined process by half etching, and are plated with a noble metal such as silver or palladium. The leads 72 and the electrodes of the semiconductor chip 74 are interconnected by bonding wires 75. The pad 71, the lead 72, the semiconductor chip 74, and the like are surrounded by the encapsulation 76. A tie bar, not shown in the figure, has one end connected to the edge of the pad 71 and extending therefrom, the other end extending at the same height as the lead 72. The tie bar is processed by down-set, and the tie bar will be described in more detail later.
도 7 에 도시된 바와 같은 반도체 팩키지에 있어서 패드(71)의 상부 표면은 엔캡슐레이션(76)의 상부 표면으로 노출되고, 리이드(72)의 저면은 엔캡슐레이션(76)의 저면으로 노출된다. 노출된 리이드(72)의 저면은 인쇄 회로 기판의 접속 단자에 접속됨으로써 전기적인 연결 회로를 구성한다. 노출된 패드(71)의 상부 표면은 반도체 칩(74)으로부터 발생되는 열을 외부로 방출시키는 것에 도움을 줄 수 있다.In the semiconductor package as shown in FIG. 7, the top surface of the pad 71 is exposed to the top surface of the encapsulation 76, and the bottom of the lid 72 is exposed to the bottom of the encapsulation 76. . The bottom surface of the exposed lead 72 is connected to a connection terminal of a printed circuit board to constitute an electrical connection circuit. The upper surface of the exposed pad 71 may help to release heat generated from the semiconductor chip 74 to the outside.
도 8 에 도시된 것은 도 7 에 도시된 반도체 팩키지를 구성하는데 사용되는 리이드 프레임에 대한 개략적인 사시도이다. 또한 도 9 에 도시된 것은 리이드 프레임의 평면도이다.8 is a schematic perspective view of a lead frame used to construct the semiconductor package shown in FIG. 7. 9 is a plan view of the lead frame.
도면을 참조하면, 패드(71)의 모서리로부터 타이바(81)가 연장되며, 패드(71)의 둘레에 다수의 리이드(72)가 배치되어 있다. 위에서 설명된 바와 같이 패드(71)와 리이드(72)는 상이한 높이로 배치되는데, 이것은 타이바(81)가 상기 패드(71)를 지면보다 높은 위치에 지지하기 때문이다. 즉, 타이바(81)의 일정 길이는다운셋 가공됨으로써 패드(71)가 리이드(72)와 다른 평면상에 위치를 유지할 수 있다. 도면 번호 81a 로 표시된 것은 타이바(81)의 다운셋 가공된 부분이고, 도면 번호 81b 로 표시된 부분은 타이바(81)의 단부가 패드(71)를 상이한 평면상에 지지하면서 리이드(72)들과 연결된 연결부이다. 연결부(81b)와 리이드(72)들은 동일한 평면에 배치된다. 타이바(81)와 리이드(72)들은 지지부(83)를 통해서 연결된다.Referring to the drawings, the tie bar 81 extends from the edge of the pad 71, and a plurality of leads 72 are disposed around the pad 71. As described above, the pad 71 and the lead 72 are arranged at different heights because the tie bar 81 supports the pad 71 at a position higher than the ground. That is, the predetermined length of the tie bar 81 is downset so that the pad 71 can be held on a plane different from the lead 72. Denoted by reference numeral 81a is the downset portion of tie bar 81, and denoted by reference numeral 81b shows leads 72 with the end of tiebar 81 supporting pad 71 on a different plane. Connected to The connecting portion 81b and the leads 72 are arranged in the same plane. The tie bars 81 and the leads 72 are connected through the support 83.
도 8 및, 도 9 에 도시되고 설명된 바와 같은 리이드 프레임은 다수가 매트릭스 형태로 상호 연결되어 도 5 에 도시된 바와 같은 리이드 프레임 유니트를 구성하게 된다. 실제에 있어서는 다운셋이 이루어지기 전에 패드(71), 리이드(72) 및, 타이바(81)들이 타발 또는 에칭이나 스템핑 등에 의해서 형성되고, 다음에 금형에 의해서 도 8 에 도시된 바와 같이 타이바(81)가 패드(71)를 지지하는 형상으로 다운셋 가공이 이루어진다. 리이드(72)를 상호 연결하는 지지부(83)의 제거는 몰딩이 이루어지고 난 이후에 수행될 수 있다.The lead frames as shown and described with reference to FIGS. 8 and 9 are plurally interconnected in a matrix to form the lead frame unit as shown in FIG. 5. In practice, the pads 71, the leads 72, and the tie bars 81 are formed by punching or etching, stamping, or the like before the downset is made, and then, as shown in FIG. Downset processing is performed in a shape in which the bar 81 supports the pad 71. Removal of the support 83 interconnecting the leads 72 may be performed after the molding has taken place.
이하, 본 발명에 따른 반도체 팩키지의 제조 방법에 관하여 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described in detail.
본 발명에 따른 반도체 팩키지에서 사용되는 리이드 프레임은 통상적인 방식으로 제작될 수 있다. 즉, 에칭이나 스템핑 등에 의해서 패드, 리이드, 타이바등을 형성하고, 이후에 은 또는 팔라듐으로 적어도 와이어 본딩이 되는 이너 리이드부나 패드부에 대한 도금을 수행한다. 도금의 두께 및, 종류는 제품의 목적에 따라서 달라지게 된다. 최근의 경향에서는 니켈/팔라듐 재료를 이용한 PPF 도금이 우선적으로 적용된다. 리이드 프레임이 제작된 이후에는 기계적인 방식으로 다운셋을 수행한다. 즉, 도 8 에 도시된 바와 같이, 타이바(81)를 소성 변형시킴으로써 타이바(81)가 패드(71)를 지지하게 한다.The lead frame used in the semiconductor package according to the present invention can be manufactured in a conventional manner. That is, a pad, a lead, a tie bar, etc. are formed by etching or stamping, and then plating is performed on the inner lead portion or pad portion which is at least wire bonded with silver or palladium. The thickness and type of plating vary depending on the purpose of the product. In recent trends, PPF plating with nickel / palladium materials is preferentially applied. After the lead frame is manufactured, the downset is mechanically performed. That is, as shown in FIG. 8, the tie bar 81 supports the pad 71 by plastically deforming the tie bar 81.
타이바(81)에 대한 다운셋은 몰딩을 수행할때 중요한 의미를 가지며, 이것은 본 발명의 가장 큰 특징을 이룬다. 위에서 도 6 을 참조하여 설명한 바와 같이, 몰딩 플레이트의 내부에는 반도체 칩을 탑재한 리이드 프레임이 수용되는 공간이 형성된다. 몰딩 플레이트 내부 공간의 두께를 t1 이라 하고, 다운셋이 이루어진 리이드 프레임 유니트의 전체적인 높이를 t2 라 하면, t1<t2 이도록 다운셋이 이루어진다. 즉, 다운셋이 이루어진 리이드 프레임의 유니트의 전체적인 높이가 상기 몰딩 플레이트 내부 공간의 두께보다 크게 형성되어야 한다. 따라서 몰딩 플레이트의 상부 플레이트와 하부 플레이트를 상호 클램핑시킨 상태에서 몰딩을 수행하는 동안에, 도 8 에 도시된 패드(71)의 상부 표면은 상부 플레이트의 내측 표면에 대하여 가압되고, 타이바(81)의 연결부(81b)의 저면은 하부 플레이트의 내측 표면에 대하여 가압된다. 또한 상기 타이바(81)의 연결부(81b)에 대하여 지지부(83)를 통해서 연결된 리이드(72)들의 저면도 하부 플레이트의 내측 표면에 대하여 가압된다.The downset for tie bar 81 has an important meaning when performing molding, which constitutes the greatest feature of the present invention. As described above with reference to FIG. 6, a space for accommodating the lead frame on which the semiconductor chip is mounted is formed in the molding plate. If the thickness of the space inside the molding plate is t1 and the overall height of the lead frame unit in which the downset is made is t2, the downset is made such that t1 <t2. That is, the overall height of the unit of the lead frame made of the downset should be formed larger than the thickness of the space inside the molding plate. Therefore, during molding while the upper plate and the lower plate of the molding plate are mutually clamped, the upper surface of the pad 71 shown in FIG. 8 is pressed against the inner surface of the upper plate, and the The bottom of the connecting portion 81b is pressed against the inner surface of the lower plate. In addition, the bottom surface of the leads 72 connected through the support 83 to the connecting portion 81b of the tie bar 81 is pressed against the inner surface of the lower plate.
도 10a 및, 도 10b 는 몰딩 플레이트에 의해서 리이드 프레임이 가압되는 것을 도식화하여 나타낸 것이다.10A and 10B schematically show that the lead frame is pressed by the molding plate.
도면을 참조하면, 리이드 프레임은 도 9 에서 있어서 A-A 를 따라 절단한 단면을 나타낸 것이다. 도 10a 에 있어서, 상부 플레이트(111)와 하부 플레이트(112)가 클램프에 의해서 상호 가압되고 있지 않은 경우에, 다운셋이 이루어진 리이드 프레임의 전체적인 높이는 t2 이다. 리이드 프레임은 상하부 플레이트(111,112) 사이에 배치되어 클램핑 압력(P)을 받게되며, 상하부 플레이트(111,112) 사이의 내부 공간의 깊이는 도 10b 와 같이 t1 이 된다. 이것은 리이드 프레임이 탄성 변형됨으로써 그렇게 되는 것이다. 따라서 패드(71)의 상부 표면은 상부 플레이트(111)의 내표면에 대하여, 타이바(81)의 연결부(81b)는 하부 플레이트(112)의 내표면에 대하여 압력과 함께 지지된다. 또한 타이바에 대하여 지지부(83)를 통해서 연결된 리이드(72)들의 저면도 하부 플레이트(112)의 내표면에 대하여 압력과 함께 지지된다는 점이 이해될 것이다. 이러한 상태에서 수지 몰딩을 수행하게 되면, 수지가 리이드와 플레이트 사이, 또는 패드와 플레이트 사이로 흘러들어가게 되는 플레쉬 현상이 방지되는 것이다.Referring to the drawings, the lead frame shows a cross section taken along A-A in FIG. In FIG. 10A, when the upper plate 111 and the lower plate 112 are not pressed against each other by the clamp, the overall height of the lead frame in which the downset is made is t2. The lead frame is disposed between the upper and lower plates 111 and 112 to receive the clamping pressure P, and the depth of the inner space between the upper and lower plates 111 and 112 becomes t1 as shown in FIG. 10B. This is done by the elastic deformation of the lead frame. Thus, the upper surface of the pad 71 is supported with pressure against the inner surface of the upper plate 111, and the connecting portion 81b of the tie bar 81 with respect to the inner surface of the lower plate 112. It will also be understood that the bottom of the leads 72 connected via the support 83 with respect to the tie bar is also supported with pressure against the inner surface of the lower plate 112. When the resin molding is performed in this state, the flash phenomenon that the resin flows between the lead and the plate or between the pad and the plate is prevented.
위에 설명된 바와 같이 리이드 프레임에 대한 다운셋이 이루어진 이후에는 반도체 칩을 패드(71)에 부착하고, 다음에 와이어 본딩을 수행한다. 이후에는 몰딩 작업을 수행한다.As described above, after the downset of the lead frame is made, the semiconductor chip is attached to the pad 71, and then wire bonding is performed. After that, molding is performed.
도 11 은 몰딩 공정을 설명하기 위한 것으로서, 몰딩 플레이트내에 반도체 칩을 탑재한 매트릭스 유형의 리이드 프레임 유니트가 수용된 것을 도시하는 개략적인 단면도이다.FIG. 11 is a schematic cross-sectional view illustrating a molding process in which a matrix-type lead frame unit in which a semiconductor chip is mounted in a molding plate is accommodated.
도면을 참조하면, 상부 플레이트(111)와 하부 플레이트(112)로 이루어지는 몰딩 플레이트의 내부 공간에, 반도체 칩(74)을 탑재한 리이드 프레임이 수용된다. 리이드 프레임의 패드(71)는 상부 플레이트(111)의 내표면에 대하여 압력과 함께 접촉되고, 타이바(81)의 연결부(81b)는 하부 플레이트(112)의 내표면에 대하여 압력과 함께 접촉된다. 몰딩 수지는 몰딩 플레이트의 게이트(115)를 통해서 유입되며몰딩이 이루어진다. 몰딩이 이루어진 이후에는 통상적인 방식으로 플레쉬를 제거하고, 마킹을 수행하고, 댐바등을 제거한다. 최종적으로 개별의 반도체 팩키지로 분리하기 위하여 몰딩 수지를 절단하게 된다.Referring to the drawings, the lead frame in which the semiconductor chip 74 is mounted is accommodated in the inner space of the molding plate including the upper plate 111 and the lower plate 112. The pad 71 of the lead frame is in contact with the pressure on the inner surface of the upper plate 111, and the connection portion 81b of the tie bar 81 is in contact with the pressure on the inner surface of the lower plate 112. . The molding resin is introduced through the gate 115 of the molding plate and molding is performed. After the molding has been carried out, the flash is removed in the usual manner, the marking is performed, and the dam bar is removed. Finally, the molding resin is cut to separate into individual semiconductor packages.
도 12a 및, 도 12b 는 본 발명에 따른 반도체 팩키지의 다른 구현예를 제조하는 방법을 설명하기 위한 개략적인 단면도이다. 반도체 팩키지는 리이드와 패드가 모두 반도체 팩키지의 저면에 노출되는 것으로서, 결과적으로 도 3 을 참조하여 설명된 반도체 팩키지와 유사한 단면 형상을 가지게 된다.12A and 12B are schematic cross-sectional views illustrating a method of manufacturing another embodiment of a semiconductor package according to the present invention. The semiconductor package is that both the lead and the pad are exposed on the bottom surface of the semiconductor package, resulting in a cross-sectional shape similar to that of the semiconductor package described with reference to FIG. 3.
도 12a 를 참조하면, 몰딩 플레이트(121a,121b)는 상호 가압되지 않은 상태이며, 그러한 상태에서는 반도체 칩(127)을 탑재하고 있는 패드(122)가 리이드(123)의 위치보다 낮은 위치로 다운셋 되어 있다. 즉, 리이드 프레임을 다운셋 가공할때 패드(122)의 높이를 리이드(123)의 높이보다 낮게 설정한다. 도면 번호 125 는 본딩 와이어를 나타낸다. 몰딩 플레이트(121a,121b)내에 수용된 리이드 프레임은 P 로 표시된 바와 같은 클램핑 압력을 받게 된다.Referring to FIG. 12A, the molding plates 121a and 121b are not pressed against each other, and in such a state, the pad 122 on which the semiconductor chip 127 is mounted is downset to a position lower than the position of the lead 123. It is. That is, the height of the pad 122 is set lower than the height of the lead 123 when the lead frame is downset. Reference numeral 125 denotes a bonding wire. The lead frame accommodated in the molding plates 121a and 121b is subjected to clamping pressure as indicated by P.
도 12b 는 몰딩 플레이트(121a,121b)를 클램핑한 상태에서 몰딩 수지(126)를 주입한 상태를 나타낸 것이다. 몰딩 플레이트가 클램핑 되면 패드(122)는 하부 플레이트(121a)의 내표면에 압력과 함께 접촉함으로써 플레쉬가 발생할 가능성을 배제시킬 수 있다.12B illustrates a state in which the molding resin 126 is injected while the molding plates 121a and 121b are clamped. When the molding plate is clamped, the pad 122 may contact the inner surface of the lower plate 121a with pressure, thereby eliminating the possibility of flash.
실제에 있어서, 도 12a 및, 도 12b 에 설명된 바와 같은 반도체 팩키지는 리이드 프레임이 개별적으로 몰딩된 이후에 적용하는 것이 바람직스럽다. 즉, 도 5 에 도시된 매트릭스 유형의 리이드 프레임 유니트보다는 도 4 에 도시된 리이드 프레임 유니트를 다운셋 가공한 이후에 개별적인 몰딩 공정을 수행하는 것이 바람직스러운 것이다.In practice, the semiconductor package as described in FIGS. 12A and 12B is preferably applied after the lead frames are individually molded. That is, it is preferable to perform the individual molding process after downsetting the lead frame unit shown in FIG. 4 rather than the lead frame unit of the matrix type shown in FIG.
도 13 에 도시된 것은 도 12a 및, 도 12b 를 참고로 설명된 반도체 팩키지의 제조 방법을 나타낸 사시도이다.FIG. 13 is a perspective view illustrating a method of manufacturing the semiconductor package described with reference to FIGS. 12A and 12B.
도면을 참조하면, 반도체 칩(127)이 탑재된 리이드 프레임의 패드(138)로부터 타이바(137)가 연장된다. 타이바(137)와 리이드(123)들은 지지부(139)를 통해서 연결되어 있다. 지지부(139) 및, 리이드(123)는 동일한 평면에 놓이고, 패드(138)는 상기 지지부(139) 및, 리이드(123)의 평면과 다른 높이로 다운셋 가공된다. (도시의 편의상 본딩 와이어는 생략되어 있다.) 몰딩 플레이트의 상부 플레이트(121b)를 하부 플레이트(121a)에 대하여 덮었을때, 내부 공간을 형성하기 위한 상부 플레이트(121b)의 외곽부(132)는 리이드(123)와 지지부를 클램프시킨다. 이때 패드(138)는 상기 리이드(123)와 지지부의 평면보다 낮은 위치로 다운셋 되어 있는 상태이므로, 리이드(123)와 지지부가 클램프되었을때 패드(138)의 저면은 하부 플레이트(121a)의 상부 표면에 대하여 가압된 상태에서 접촉하게 된다. 따라서 몰딩 플레이트내에 형성된 공간으로 몰딩 수지를 주입하더라도 패드(138)의 저면과 하부 플레이트(121a)의 상부 표면 사이에 플레쉬가 발생할 가능성은 배제된다.Referring to the drawings, the tie bar 137 extends from the pad 138 of the lead frame on which the semiconductor chip 127 is mounted. The tie bars 137 and the leads 123 are connected through the support 139. The support 139 and the lead 123 lie in the same plane, and the pad 138 is downset to a different height than the plane of the support 139 and the lead 123. (The bonding wire is omitted for convenience of illustration.) When the upper plate 121b of the molding plate is covered with respect to the lower plate 121a, the outer portion 132 of the upper plate 121b for forming the inner space is formed. The lead 123 and the support are clamped. At this time, since the pad 138 is downset to a position lower than the plane of the lead 123 and the support, the bottom surface of the pad 138 is the upper portion of the lower plate 121a when the lead 123 and the support are clamped. The contact is made while pressed against the surface. Therefore, even if the molding resin is injected into the space formed in the molding plate, the possibility of flash is generated between the bottom surface of the pad 138 and the upper surface of the lower plate 121a.
본 발명에 따른 리이드 프레임은 패드와 상기 패드로부터 연장되는 타이바가 상이한 평면에 놓이도록 다운셋 가공됨으로써, 몰딩 플레이트내에서 엔캡슐레이션 공정을 수행할때 발생될 수 있는 플레쉬 현상이 방지된다. 따라서 매트릭스 유형을가지는 리이드 프레임 유니트를 이용한 반도체 팩키지 생산 방식을 플레쉬 현상에 의한 부정적인 영향이 없이 적용할 수 있다는 장점이 있다. 또한 반도체 팩키지의 높은 신뢰성을 기대할 수 있고, 저렴한 제작 비용으로 높은 생산성을 기대할 수 있다는 장점이 있다.The lead frame according to the present invention is downset so that the pads and tie bars extending from the pads lie in different planes, thereby preventing a flash phenomenon that may occur when performing the encapsulation process in the molding plate. Therefore, there is an advantage that the semiconductor package production method using the lead frame unit having the matrix type can be applied without the negative effect of the flash phenomenon. In addition, high reliability of semiconductor packages can be expected, and high productivity can be expected at low manufacturing costs.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is only illustrative, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
Claims (12)
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