KR20030003313A - Method for forming analog capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 나이트라이드 증착후에 약간의 ZnO 물질을 사용하여 누설 전류 및 전압 사용 효율을 높일 수 있도록한 반도체 소자의 아날로그 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of manufacturing analog capacitors in semiconductor devices, which allows the use of some ZnO material after nitride deposition to increase leakage current and voltage use efficiency.
MIM(Metal-Insulator-Metal, 이하 MIM 이라함) 커패시터는 작은 시리즈 저항(series resistance)으로 높은 Q값을 갖는 커패시터를 만들 수 있으며, 낮은열적 버젯(Thermal budget)으로 집적 공정이 용이하다.MIM (Metal-Insulator-Metal) capacitors can be used to create capacitors with high Q values with small series resistance, and easy integration process with low thermal budget.
또한 PIP 커패시터에 비해 낮은 Vcc와 높은 정밀도(high precision)의 미스 매칭(Mismatching) 특성을 갖는 커패시터의 제조가 가능하다.In addition, it is possible to manufacture a capacitor having a lower Vcc and a higher precision mismatching characteristic than a PIP capacitor.
현재 아나로그 커패시터(analog capacitor)는 진보된 아날로그(advanced analog) CMOS 기술, 특히 A/D 컨버터나 스위칭 커패시터 필터, 신호 혼합(mixed signal), RF 소자 분야에서 요구되고 있다.Analog capacitors are currently required in advanced analog CMOS technology, particularly in A / D converters, switching capacitor filters, mixed signals and RF devices.
이하, 첨부된 도면을 참고하여 종래 기술의 아날로그 커패시터의 제조 공정에 관하여 설명하면 다음과 같다.Hereinafter, a manufacturing process of an analog capacitor according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 옥시나이트라이드를 사용한 MIM 커패시터의 공정 사양을 나타낸 구성도이고,도 2는 종래 기술의 SIM 커패시터의 공정 사양을 나타낸 구성도이다.1 is a configuration diagram showing the process specifications of the MIM capacitor using the oxynitride of the prior art, Figure 2 is a configuration diagram showing the process specifications of the SIM capacitor of the prior art.
정확성이 높은 아나로그 커패시터를 확보하는 것은 진보된 아날로그(advanced analog CMOS) 기술, 특히 A/D 컨버터나 스위칭 커패시터 필터(switched capacitor filter) 분야의 핵심요소로서 일반적으로 고농도로 도핑된(heavily doped) SIS(silicon-insulator silicon)의 형태로 구현되고 있다.Obtaining high accuracy analog capacitors is a key component of advanced analog CMOS technology, especially A / D converters or switched capacitor filters, and is typically heavily doped SIS. It is implemented in the form of (silicon-insulator silicon).
MOSFET가 소형화 됨에 따라 충분한 유전 용량을 확보하기 위해서는 커패시터 유전체층의 두께 감소가 필수적이지만, 두께 감소는 커패시터의 전압 효율(voltage coefficient)(dC/dV)를 증가시키고, 이는 아날로그 회로의 정밀도를 악화시키므로, 양호한 dC/dV 및 누설 특성을 유지하기 위해서는 커패시터의 박막화 뿐만 아니라그의 특성에 맞는 물질을 개발하여 제조하는 것이 중요하다.As MOSFETs become smaller, reducing the thickness of the capacitor dielectric layer is essential to ensure sufficient dielectric capacity, but reducing the thickness increases the capacitor's voltage coefficient (dC / dV), which degrades the accuracy of analog circuitry, In order to maintain good dC / dV and leakage characteristics, it is important not only to thin the capacitor but also to develop and manufacture a material suitable for the characteristic thereof.
또한 0.25㎛ 아날로그 커패시터에 있어서는 기본적으로 박막화로 인하여 공정 최적화로는 한계에 도달했다.In addition, the process optimization of the 0.25 µm analog capacitor has reached its limit due to the thinning.
그러므로 전극 자체의 공핍이 없는 MIM(metal Insulator metal) 구조의 커패시터가 새로운 새로운 대안으로 떠오르고 있으나, 커패시터 유전체층으로 적합한 물질이 아직까지 없다는 것이 문제로 제기되고 있다.Therefore, although a capacitor with a metal insulator metal (MIM) structure without depletion of the electrode itself is emerging as a new alternative, the problem is that there is no suitable material for the capacitor dielectric layer.
도 1에서와 같이, 하부 전극, 상부 전극 모두를 0.35㎛ 에서 사용되는 베이스 메탈 구조(Ti/TiN(300~600Å)-Al(5000Å)-TiN(300Å))를 그대로 사용하였으며, 커패시터 유전체층은 PE-TEOS(Plasma Enhanced Tetra-ethyl-Ortho-Silicate) 그리고 PE-나이트라이드를 사용한다.As shown in FIG. 1, the base metal structure (Ti / TiN (300 to 600 μs) -Al (5000 μs) to TiN (300 μs)) used for both the lower electrode and the upper electrode was used as it is, and the capacitor dielectric layer was PE. Plasma Enhanced Tetra-ethyl-Ortho-Silicate (TEOS) and PE-nitride are used.
산화나이트라이드(Oxynitride)는 PECVD법으로 400℃ 조건에서 증착시켰고, 라이트라이드와 TEOS는 PECVD법으로 각각 400℃와 350℃의 증착 온도로 진행된다.Oxynitride was deposited at 400 ° C by PECVD, and lightride and TEOS were deposited at a deposition temperature of 400 ° C and 350 ° C by PECVD, respectively.
커패시턴스는 200X200㎛2 패턴 사이즈에서 LCR meter(HP 4145B)로 측정하였으며 주파수는 80KHz, AC 500mV의 측정 조건으로 -5V~5V까지 스윙 하였다.Capacitance was measured with an LCR meter (HP 4145B) at a pattern size of 200X200㎛2, and the frequency was swinged from -5V to 5V under the conditions of 80KHz and AC 500mV.
측정된 커패시턴스는 1/C = 1/Cox + 1/Cs1 + 1/Cs2 을 이용하여 0V에서의 커패시턴스를 기준으로 스윕 전압에 따른 dC/C(ppm, 커패시턴스 변이)를 얻는다.The measured capacitance is 1 / C = 1 / Cox + 1 / Cs1 + 1 / Cs2 to obtain dC / C (ppm, capacitance variation) according to the sweep voltage based on the capacitance at 0V.
그리고 dC/dV(ppm/V, 커패시턴스 전압 효율)는 2차 방정식 그래프를 dC/C 데이터 포인트에 폴리 노말로 피팅하여 구한다.And dC / dV (ppm / V, capacitance voltage efficiency) is obtained by fitting a quadratic equation graph to the poly normal to the dC / C data point.
I-V 특성은 200X200㎛2 패턴 사이즈에서 parameter analyzer(HP 4145B)로 측정하였고, 누설전류는 ±3.5V에서 파괴 전압은 ±100nA에서의 값으로 정의하였다.그에 대한 결과값은 도 2에서와 같다.The I-V characteristics were measured with a parameter analyzer (HP 4145B) at a pattern size of 200 × 200 μm 2, and the leakage current was defined as a value at ± 100 nA at a breakdown voltage of ± 3.5V. The results are shown in FIG. 2.
즉, 금속/산화막 계면에 의한 전압 효율의 특성을 알기 위해서 LPCVD TEOS 230Å을 커패시터 유전체층으로 사용한 PIM(POLY INSULATOR METAL) 커패시터 구조에서, 금속 적층 물질에 따른 (dC/dV)특성은 하부 전극인 폴리 실리콘 전극의 공핍으로 인하여 모두 포지티브 슬로우프 경향을 나타낸다.In other words, in the PIM (POLY INSULATOR METAL) capacitor structure using LPCVD TEOS 230 으로 as the capacitor dielectric layer to know the characteristics of the voltage efficiency at the metal / oxide interface, the (dC / dV) characteristic according to the metal lamination material is polysilicon Due to the depletion of the electrodes, all show a positive slowing trend.
여기에 금속 적층 물질이 증가할수록 특성이 나빠져 W까지 포함된 경우 dC/dV 특성이 상대적으로 가장 나쁜 양상을 보이고 있다.As the metal lamination material increases, dC / dV properties show the worst case when the properties deteriorate.
이는 금속과 금속의 접합 특성 즉, 각 물질들간의 인터페이스에서의 거칠기나 그레인 특성에 기인한 특성 열화로 추정된다.This is presumed to be due to the deterioration of the properties due to the bonding properties of the metals, that is, the roughness or grain properties at the interfaces between the materials.
MIM 커패시터 구조에서는 커패시터 유전체층 형성시 온도의 제한이 따르기 때문에 막질이 우수한 LPCVD TEOS나 열산화막을 사용할 수 없다.In the MIM capacitor structure, since the temperature is limited when the capacitor dielectric layer is formed, it is not possible to use LPCVD TEOS or thermal oxide having excellent film quality.
특히 I-V특성(leakage current 및 breakdown voltage)은 조건에 상관없이 커패시터 유전체층으로 쓰기에는 크게 미흡하다.In particular, I-V characteristics (leakage current and breakdown voltage) are very poor to use as a capacitor dielectric layer regardless of conditions.
PECVD TEOS의 경우 우수한 I-V 특성을 보이나 커패시턴스 밀도가 너무 낮아 커패시터 유전체층으로 고려할 수 없으며, 산화나이트라이드는 100nA의 전류가 흐르기 전에 모두 브레이크 아웃되는 현상이 발생한다.PECVD TEOS shows excellent I-V characteristics, but the capacitance density is too low to be considered as a capacitor dielectric layer, and nitride oxide breaks out before 100nA current flows.
결국 MIM 전극 구조에서 현재 사용하고 있는 산화막이나 산화나이트라이드로는 I-V특성(leakage current 및 breakdown voltage)와 커패시턴스 밀도(density)를 동시에 만족시키는 물질이 없다.As a result, no oxide film or nitride oxide currently used in the MIM electrode structure satisfies I-V characteristics (leakage current and breakdown voltage) and capacitance density (density) at the same time.
그러나 이와 같은 종래 기술의 아날로그 커패시터는 다음과 같은 문제가 있다.However, such a conventional analog capacitor has the following problems.
첫째, 폴리 실리콘/금속 전극 구조에서 상부 금속 물질에 따른 (dC/dV) 특성은 모두 포지티브 슬로우프 경향성을 나타내며, 특히 W이 포함될 경우 다른 금속에 비하여 dC/dV 특성이 상대적으로 저하된다.First, all of the (dC / dV) characteristics according to the upper metal material in the polysilicon / metal electrode structure show positive slowing tendency, especially when W is included, the dC / dV characteristics are relatively lower than those of other metals.
둘째, 금속 전극을 쓸 경우 커패시터 유전체층에 따라서 그 특성 변화가 크게 차이가 나고 있다.Second, in the case of using a metal electrode, the characteristic change greatly varies according to the capacitor dielectric layer.
셋째, MIM 전극 구조에서 현재 사용하고 있는 산화막이나 산화나이트라이드로는 I-V특성과 커패시턴스 density를 동시에 만족시키는 물질이 없다.Third, no oxide film or nitride oxide currently used in the MIM electrode structure satisfies the I-V characteristics and the capacitance density at the same time.
넷째, MIM 전극 구조에서 산화막 과 산화나이트라이드 물질은 금속과의 경계면에서 불균일성 특성이 좋지 않기 때문에 누설이나 전압 효율 특성이 개선되지 않는다.Fourth, in the MIM electrode structure, the oxide film and the nitride oxide material do not improve the leakage and voltage efficiency characteristics because the nonuniformity characteristics are poor at the interface with the metal.
다섯째, MIM 전극 구조에서 하부 평판 금속을 증착시 자연산화막이 존재함으로 인해 약간의 금속 자연 산화막(Al2O3)가 형성된다.Fifth, due to the presence of the native oxide film during deposition of the lower plate metal in the MIM electrode structure, a slight metal native oxide film (Al 2 O 3 ) is formed.
본 발명은 이와 같은 종래 기술의 아날로그 커패시터 형성 공정의 문제를 해결하기 위한 것으로, 나이트라이드 증착후에 약간의 ZnO 물질을 사용하여 누설 전류 및 전압 사용 효율을 높일 수 있도록한 반도체 소자의 아날로그 커패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the analog capacitor formation process of the prior art, a method of manufacturing an analog capacitor of a semiconductor device that can improve the leakage current and voltage use efficiency by using a little ZnO material after nitride deposition. The purpose is to provide.
도 1은 종래 기술의 옥시나이트라이드를 사용한 MIM 커패시터의 공정 사양을 나타낸 구성도1 is a configuration diagram showing the process specifications of the MIM capacitor using the prior art oxynitride
도 2는 종래 기술의 SIM 커패시터의 공정 사양을 나타낸 구성도2 is a block diagram showing the process specifications of the SIM capacitor of the prior art
도 3은 본 발명에 따른 ZnO를 사용한 MIM 커패시터의 공정 사양을 나타낸 구성도3 is a configuration diagram showing the process specifications of the MIM capacitor using ZnO according to the present invention
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 아날로그 커패시터 제조 방법은 반도체 기판상에 열산화막을 형성하는 단계;커패시터 하부 전극층을 형성하는 단계;유전체층으로 나이트라이드막을 형성하고 ZnO 물질을 증착 후에 400℃ 1시간 동안 어닐 공정을 진행하는 단계;유전체층상에 커패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing an analog capacitor of a semiconductor device, the method including: forming a thermal oxide film on a semiconductor substrate; forming a capacitor lower electrode layer; forming a nitride film with a dielectric layer and depositing a ZnO material Performing an annealing process at 400 ° C. for 1 hour; and forming a capacitor upper electrode on the dielectric layer.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 아날로그 커패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, an analog capacitor manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 ZnO를 사용한 MIM 커패시터의 공정 사양을 나타낸 구성도이다.3 is a configuration diagram showing the process specifications of the MIM capacitor using ZnO according to the present invention.
본 발명에 따른 커패시터 구조의 경우 하부 전극(P2)/산화막 인터페이스와 P1(상부전극)/ 산화막 인터페이스에 표면 포텐셜이 존재하며, 총 커패시턴스 C는 1/C = 1/Cox + 1/Cs1 + 1/Cs2와 같이 산화막의 커패시턴스, Cox와 두 전극의 표면 커패시턴스, Cs1과 Cs2의 합으로 주어지며, 본 구조에 형성되는 전계는 V = Vox +s1 +s2 +12와 같다.In the case of the capacitor structure according to the present invention, the surface potential exists at the lower electrode (P2) / oxide interface and P1 (upper electrode) / oxide interface, the total capacitance C is 1 / C = 1 / Cox + 1 / Cs1 + 1 / Like Cs2, given by the capacitance of the oxide film, Cox and the surface capacitance of the two electrodes, and the sum of Cs1 and Cs2, the electric field formed in this structure is V = Vox + s1 + s2 + Same as 12.
여기서, Vox는 산화막에 걸리는 전압이고,s1과s2는 P1/산화막 인터페이스 그리고 P2/산화막 인터페이스의 두 전극 지역에 걸리는 전압이고,12는 두 전극 박막 사이의 벌크 포텐셜 차이값이다.Here, Vox is a voltage applied to the oxide film, s1 and s2 is the voltage across the two electrode regions of P1 / oxide interface and P2 / oxide interface, 12 is the bulk potential difference between the two electrode films.
표면 커패시턴스 Cs는 표면 전계 Es(2)와 표면 포텐셜S에 관련되며Cs=0s[dEs(s)/ds]와 같이 나타낼 수 있다.Surface capacitance Cs is the surface electric field Es ( 2) and surface potential Pertains to S and Cs = 0 s [dEs ( s) / d s].
즉, 표면 커패시턴스 Cs는 산화막/P1, 산화막/P2 계면에서 활성화된 도팬트의 밀도에 의존하며 가해진 전압에 따른 총 커패시턴스 C는 P1 또는 P2의 공핍층의 두께에 의존하게 된다.That is, the surface capacitance Cs depends on the density of the dopant activated at the oxide / P1 and oxide / P2 interfaces, and the total capacitance C according to the applied voltage depends on the thickness of the depletion layer of P1 or P2.
Cs=0s[dEs(s)/ds]에서0와s는 각각 공간 여유도 및 물질의 제한에 따르며, 표면 전계는 전하 밀도 p()에 관계된다.Cs = 0 s [dEs ( s) / d s] 0 and s depends on space margin and material limitation, respectively, and the surface electric field is charge density p ( Is related to).
따라서, 양 전극 간 산화막/P2, 산화막/P2 계면에서 공핍층이 형성되지 않을 때 총 커패시턴스 C가 최대 값을 갖는다.Therefore, the total capacitance C has a maximum value when no depletion layer is formed at the oxide / P2 and oxide / P2 interfaces between both electrodes.
폴리 실리콘의 경우 높은 표면 포화(surface concentration)는 전극에 네가티브 전압이 가해질 때 표면 공핍 영역의 도핑 농도가 충분히 높아야만 한다.In the case of polysilicon, high surface concentration requires that the doping concentration of the surface depletion region be high enough when a negative voltage is applied to the electrode.
그러나 전극의 도핑 농도를 올리면 산화율이 증가되고 커패시터 산화막의 막질은 열화되어 트랜지스터 특성에도 영향을 미칠 우려가 있다.However, when the doping concentration of the electrode is increased, the oxidation rate is increased and the film quality of the capacitor oxide film is deteriorated, which may affect the transistor characteristics.
그러므로 본 발명에서는 전극 자체의 공핍이 없는 금속 전극을 제시한다.Therefore, the present invention provides a metal electrode without depletion of the electrode itself.
하부 금속층(Bottom plate metal) 증착시 자연 산화막(Al2O3)가 생기는 것에 착안하여 산화막이나 산화 나이트라이드 물질로 ZnO 막을 사용한다.In view of the formation of a natural oxide film (Al 2 O 3 ) during the deposition of the bottom plate metal, a ZnO film is used as the oxide film or nitride oxide material.
ZnO막은 일반적으로 광소자에서 많이 사용되는 물질로서 사파이어 기판(Al2O5)에 대해 선택비가 좋으므로 MIM 전극 구조에서 응용한 것이다.ZnO films are generally used in optical devices and have good selectivity for sapphire substrates (Al 2 O 5 ).
먼저, 기판은 10~65cm의 비저항을 갖는 p-타입 웨이퍼를 사용하고 기판과 커패시터의 하부 전극을 분리하기 위해 열산화막을 1000Å 성장시킨다.First, the substrate is 10 ~ 65 A p-type wafer with a resistivity of cm is used and a thermal oxide film is grown 1000 Å to separate the substrate and the lower electrode of the capacitor.
나이트라이드 증착후에 약간의 ZnO 물질을 200Å정도 증착하여, 상부 금속층에서도 선택비를 우수하게 한다.After nitride deposition, a small amount of ZnO material is deposited by about 200 microseconds, resulting in good selectivity even in the upper metal layer.
또한, 커패시터 산화막 형성시 전압 효율 특성을 개선하기 위하여 ZnO 증착 후에 400℃ 1시간 동안 어닐 공정을 삽입하여 안정된 유전체층을 확보한다.In addition, in order to improve voltage efficiency characteristics when forming a capacitor oxide film, an annealing process is inserted at 400 ° C. for 1 hour after ZnO deposition to ensure a stable dielectric layer.
공정은 하부 전극, 상부 전극 모두를 0.35㎛ 에서 사용되는 하부 금속 구조[Ti/TiN(300~600Å)-Al(5000Å)-TiN(300Å)]를 그대로 사용하고, 하부에서는 Al 이후 TiN을 증착하지 않고 곧바로 산화나이트라이드 대신에 ZnO막을 사용한다.The process uses the lower metal structure (Ti / TiN (300 ~ 600Å) -Al (5000Å) -TiN (300Å)) used for both the lower electrode and the upper electrode at 0.35㎛, but does not deposit TiN after Al in the lower part. Instead, a ZnO film is used instead of nitride oxide.
그리고 유전체층으로 PE-나이트라이드 와 ZnO막을 사용하고 400℃ 1시간 어닐 공정을 진행한다.Then, PE-nitride and ZnO film are used as the dielectric layer, and the annealing process is performed at 400 ° C. for 1 hour.
ZnO막은 레이저 빔을 이용하여 타겟에 Zn 물질을 소오스로 이용하여 챔버안에 O2분위기를 형성시켜서 Zn2+와 O2-가 서로 반응하여 증착하는 방식을 사용한다.The ZnO film uses a method of depositing Zn2 + and O2- by reacting with each other by forming an O 2 atmosphere in the chamber using a Zn material as a source using a laser beam.
이와 같이 레이저 빔을 이용하는 장비에서 400℃ 조건에서 증착이 가능하다.In this way, it is possible to deposit at 400 ℃ conditions in the equipment using the laser beam.
이와 같은 본 발명에 따른 반도체 소자의 아날로그 커패시터 제조 방법은 다음과 같은 효과가 있다.The analog capacitor manufacturing method of the semiconductor device according to the present invention has the following effects.
높은 정밀도를 요하는 CMOS 로직 소자에 적용되는 아나로그 커패시터에 적용할 수 있는 옵션 공정(option process)을 개발할 수 있어 사업 경쟁력을 확보할 수 있다.Business process can be secured by developing an option process that can be applied to analog capacitors applied to CMOS logic devices that require high precision.
또한, ZnO막을 유전체층으로 사용하여 광소자 분야에서 한정 사용되는 것을현재 실리콘 기판을 위주로 개발 및 양산할 수 있는 방향으로 확장하여 연구할 수 있다.In addition, the limited use of the ZnO film in the optical device field using the ZnO film as a dielectric layer can be studied in the direction of development and mass production mainly on the silicon substrate.
또 다른 효과로는 MIM 전극 구조에서 나이트라이드 증착후에 약간의 ZnO 물질을 사용하여 누설 전류 및 전압 사용 효율을 높일 수 있다.Another effect is to use a small amount of ZnO material after nitride deposition in the MIM electrode structure to increase leakage current and voltage utilization efficiency.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |