KR20030002825A - Word line driving circuit - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 워드라인 구동 회로에 관한 것으로, 보다 상세하게는 대기 모드(standby mode)시 워드라인 구동 회로에 연결된 워드 라인의 결함에 의해 누설 경로가 생길 경우 발생되는 누설 전류를 획기적으로 줄일 수 있는 워드라인 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wordline driving circuit of a semiconductor memory device, and more particularly, to a leakage current generated when a leakage path occurs due to a defect of a word line connected to a wordline driving circuit in a standby mode. A word line driving circuit can be reduced.
통상의 디램(DRAM ; Direct Random Access Memory)과 같은 반도체 메모리 장치는 2진정보를 저장하기 위한 다수의 메모리 셀 어레이와, 어드레스에 의하여 상기 다수의 메모리 셀 어레이들을 선택하는 디코더를 구비한다. 상기 메모리 셀들은 각각 하나의 캐패시터 및 하나의 MOS 트랜지스터로 구성되며, 상기 메모리 셀용 MOS 트랜지스터로는 제작이 손쉽고, 면적 및 전력소모가 작은 NMOS 트랜지스터가 주로 사용된다. 상기 메모리 셀에 포함된 상기 NMOS 트랜지스터는 자신의 문턱전압 만큼 전원전압을 손실시키는 단점을 안고 있다. 그리고 상기 메모리 셀 어레이는 다수의 메모리 셀들의 NMOS 트랜지스터들이 공통 접속된 워드라인을 구비한다. 상기 워드라인은 상기 다수의 NMOS 트랜지스터들을 정상적으로 구동하기 위하여 전원전압 보다 높은 고전력(Vpp)의 신호를 공급받아야 한다.A semiconductor memory device, such as a conventional direct random access memory (DRAM), includes a plurality of memory cell arrays for storing binary information, and a decoder for selecting the plurality of memory cell arrays by address. Each of the memory cells is composed of one capacitor and one MOS transistor. An NMOS transistor having a small area and power consumption is mainly used as the MOS transistor for the memory cell. The NMOS transistor included in the memory cell has a disadvantage in that the power supply voltage is lost by its threshold voltage. The memory cell array includes a word line to which NMOS transistors of a plurality of memory cells are commonly connected. The word line must be supplied with a signal of high power (Vpp) higher than a power supply voltage in order to normally drive the plurality of NMOS transistors.
상기 워드라인을 구동하기 위한 워드라인 구동 회로는 상기 메모리 셀 어레이의 워드라인과 상기 디코더의 사이에 접속되어 상기 디코더의 출력에 의하여 상기 워드라인에 접속된 다수의 메모리 셀들을 구동하기 위한 고전력의 워드라인 구동신호를 발생한다.A word line driver circuit for driving the word line is connected between a word line of the memory cell array and the decoder to drive a high power word for driving a plurality of memory cells connected to the word line by an output of the decoder. Generates a line drive signal.
그러면, 도 1을 참조하여 종래의 워드라인 구동 회로의 구성 및 동작에 대해 알아보고 그 문제점에 대해 설명하기로 한다.Next, the configuration and operation of the conventional word line driver circuit will be described with reference to FIG. 1 and the problems thereof will be described.
도 1은 종래의 워드라인 구동 회로를 도시한 것으로, 워드라인 구동부(1)와, 메모리 셀부(2)와, 저항성 누설 경로부(2)와, 입력 신호(IN)를 수신하여 반전된 신호(A)를 상기 워드라인 구동부(1)로 출력하는 인버터(INV1)로 구성되어 있다.FIG. 1 illustrates a conventional word line driver circuit, and includes a word line driver 1, a memory cell unit 2, a resistive leakage path unit 2, and an inverted signal ( The inverter INV1 outputs A) to the word line driver 1.
상기 워드라인 구동부(1)는 도 1에 도시한 바와 같이, 입력 신호(A)가 '로직 로우' 전위를 가질때 워드 라인(WL)으로 부스팅 전압(Vpxi)을 공급하여 워드 라인(WL)을 구동시키는 풀업 트랜지스터(P1)와, 상기 입력 신호(A)가 '로직 하이'전위를 가질때 상기 워드 라인(WL)을 접지(Vss) 전위로 클리어(clear) 시키는 풀다운 트랜지스터(N1)로 구성되어 있다.As shown in FIG. 1, the word line driver 1 supplies the boosting voltage Vpxi to the word line WL to drive the word line WL when the input signal A has a logic low potential. A pull-up transistor P1 and a pull-down transistor N1 that clears the word line WL to a ground Vss potential when the input signal A has a logic high potential.
먼저, 입력 신호(A)가 상기 PMOS 트랜지스터(P1)의 문턱전압 이하의 낮은 전위('로직 로우')로 인가되면 상기 PMOS 트랜지스터(P1)를 통해 워드라인 부스팅 신호(Vpxi)가 워드 라인(WL)으로 인가되어 상기 워드 라인(WL)을 액티브 시키게 된다. 한편, 상기 입력 신호(A)가 상기 NMOS 트랜지스터(N1)의 문턱전압 이상의 높은 전위('로직 하이')로 인가되면 상기 NMOS 트랜지스터(N1)가 턴온되어 상기 워드 라인(WL)의 전위 레벨을 접지전압(Vss)으로 내리게 된다.First, when the input signal A is applied at a low potential ('logic low') below the threshold voltage of the PMOS transistor P1, the word line boosting signal Vpxi is transmitted through the PMOS transistor P1 to the word line WL. ) To activate the word line WL. On the other hand, when the input signal A is applied at a high potential ('logic high') equal to or higher than the threshold voltage of the NMOS transistor N1, the NMOS transistor N1 is turned on to ground the potential level of the word line WL. It goes down to the voltage Vss.
한편, 종래의 워드라인 구동 회로는 상기 워드 라인(WL)을 빠르게 인에이블 또는 디스에이블 시키기 위해 상기 풀업 트랜지스터(P1)와 상기 풀다운 트랜지스터(N1)의 사이즈(size)를 큰 것으로 구성되어 있다.On the other hand, the conventional word line driver circuit is configured to have a large size of the pull-up transistor P1 and the pull-down transistor N1 in order to enable or disable the word line WL quickly.
그런데, 이와 같이 구성된 종래의 워드라인 구동 회로에 있어서는, 워드 라인(WL) 결함에 의한 누설 경로가 존재할 경우 워드라인 구동 회로의 풀다운 트랜지스터(N1)를 통해 누설 전류가 흐른다. 이때, 풀다운 트랜지스터(N1)를 통해 흐르는 누설 전류의 량은 상기 풀다운 트랜지스터(N1)의 사이즈에 비례하여 흐르게 된다. 그러므로, 누설 전류의 량을 줄이기 위해서는 상기 풀다운 트랜지스터(N1)의 사이즈를 줄여야만 했다. 그러나, 상기 풀다운 트랜지스터(N1)의 사이즈를 줄일 경우 도 2와 같이 리드 동작시 워드 라인이 디스에이블 되는 속도가 지연(d1)되어 시스템 전체의 동작을 저하시키는 문제점이 있었다.However, in the conventional word line driver circuit configured as described above, when a leakage path due to a word line WL defect exists, a leakage current flows through the pull-down transistor N1 of the word line driver circuit. At this time, the amount of leakage current flowing through the pull-down transistor N1 flows in proportion to the size of the pull-down transistor N1. Therefore, in order to reduce the amount of leakage current, the size of the pull-down transistor N1 has to be reduced. However, when the size of the pull-down transistor N1 is reduced, the speed at which the word line is disabled during the read operation is delayed d1 as shown in FIG.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 풀업 및 풀다운 트랜지스터로 구성된 워드라인 구동 회로에 있어서 상기 풀다운 트랜지스터를 사이즈가 작은 제 1 풀다운 트랜지스터와 사이즈가 큰 제 2 풀다운 트랜지스터로 병렬로 구성하여 워드 라인의 클리어시 제 1 풀다운 트랜지스터를 사용하고 상기 워드 라인의 리셋 동작시 제 2 풀다운 트랜지스터를 사용하여 리셋 동작시 신호의 지연을 줄인 워드라인 구동 회로에 관한 것이다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a pull-down transistor having a small size and a second pull-down transistor having a large size in the word line driving circuit including pull-up and pull-down transistors. The present invention relates to a word line driving circuit having a first pull-down transistor for clearing a word line and a second pull-down transistor for a reset operation of the word line to reduce a delay of a signal during a reset operation.
도 1은 종래기술에 따른 워드라인 구동 회로도1 is a word line driving circuit diagram according to the prior art.
도 2는 종래의 워드라인 구동 회로에 따른 입/출력 신호 파형도2 is a waveform diagram of input and output signals according to a conventional word line driver circuit.
도 3은 본 발명에 의한 워드라인 구동 회로도3 is a word line driving circuit diagram according to the present invention;
도 4는 본 발명의 워드라인 구동 회로에 의한 입/출력 신호 파형도4 is an input / output signal waveform diagram of the word line driver circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 워드라인 구동부12 : 제어부10: word line driver 12: control unit
20 : 메모리 셀부30 : 저항성 누설 경로부20: memory cell portion 30: resistive leakage path portion
상기 목적을 달성하기 위하여, 본 발명에 의한 워드라인 구동 회로는 입력 신호에 의해 워드 라인으로 부스팅 전압을 공급하여 상기 워드 라인을 구동시키는 풀업 드라이버와, 상기 입력 신호에 의해 상기 워드 라인을 접지 전압으로 클리어 시키는 제 1 풀다운 드라이버와, 상기 풀업 드라이버에 의해 상기 워드 라인이 부스팅 전압에서 접지 전압으로 폴링 될 때 소정의 시간동안 동작하여 상기 워드 라인의 디스에이블시 신호의 지연을 줄이도록 하는 제 2 풀다운 드라이버를 구비한 것을 특징으로 한다.In order to achieve the above object, the word line driving circuit according to the present invention is a pull-up driver for supplying a boosting voltage to a word line by an input signal to drive the word line, and the word line to ground voltage by the input signal. A first pull-down driver to clear and a second pull-down driver to operate for a predetermined time when the word line is polled from the boosting voltage to the ground voltage by the pull-up driver to reduce the delay of the signal when the word line is disabled Characterized in having a.
상기 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 한다.The pull-up driver is characterized in that the PMOS transistor.
상기 제 1 및 제 2 풀다운 드라이버는 NMOS 트랜지스터인 것을 특징으로 한다.The first and second pull-down drivers are NMOS transistors.
상기 제 1 풀다운 드라이버는 상기 제 2 풀다운 드라이버보다 크가가 작은 것을 특징으로 한다.The first pull-down driver is smaller than the second pull-down driver.
상기 입력 신호와 상기 워드 라인의 신호를 수신하여 논리 연산하여 상기 제2 풀다운 드라이버의 동작을 제어하는 제어부를 추가로 구비한 것을 특징으로 한다.And a control unit configured to control the operation of the second pull-down driver by receiving and performing a logic operation on the input signal and the signal of the word line.
상기 제어부는 앤드(AND) 게이트로 구성된 것을 특징으로 한다.The controller is characterized by consisting of an AND gate.
상기 제어부는 낸드(NAND) 게이트와 인버터로 구성된 것을 특징으로 한다.The controller is characterized by consisting of a NAND gate and an inverter.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 3은 본 발명에 의한 워드라인 구동 회로를 도시한 것으로, 워드라인 구동부(10), 메모리 셀부(20), 저항성 누설 경로부(30), 입력 신호(IN)를 수신하여 반전된 신호(A)를 상기 워드라인 구동부(10)로 출력하는 인버터(INV11)를 구비한다.3 illustrates a word line driving circuit according to an exemplary embodiment of the present invention, wherein the word line driver 10, the memory cell unit 20, the resistive leakage path unit 30, and the inverted signal A are received by receiving the input signal IN. Inverter INV11 is outputted to the word line driver 10.
상기 워드라인 구동부(10)는 도시한 바와 같이, 입력 신호(A)가 '로직 로우' 전위를 가질때 워드 라인(WL)으로 부스팅 전압(Vpxi)을 공급하여 워드 라인(WL)을 구동시키는 풀업 트랜지스터(P11)와, 상기 입력 신호(A)가 '로직 하이' 전위를 가질때 상기 워드 라인(WL)을 접지(Vss) 전위로 클리어(clear) 시키는 제 1 풀다운 트랜지스터(N11)와, 제어 신호(B)가 '로직 하이' 전위를 가질때 상기 워드 라인(WL)을 접지(Vss) 전위로 클리어(clear) 시키는 제 2 풀다운 트랜지스터(N22)와, 상기 입력 신호(A)와 상기 워드 라인(WL)의 신호를 수신하여 AND 논리 연산된 신호를 상기 제어 신호(B)로 발생하는 제어부(12)를 구비한다. 여기서, 상기 제 1 풀다운 트랜지스터(N11)는 상기 제 2 풀다운 트랜지스터(N22)보다 그 크기가 작다.As illustrated, the word line driver 10 supplies a boost voltage Vpxi to the word line WL to drive the word line WL when the input signal A has a logic low potential. P11 and a first pull-down transistor N11 for clearing the word line WL to a ground Vss potential when the input signal A has a 'logic high' potential, and a control signal B ) Is a second pull-down transistor (N22) to clear the word line (WL) to the ground (Vss) potential when the 'Logic High' potential, and the input signal (A) and the word line (WL) of And a controller 12 which receives the signal and generates an AND logically calculated signal as the control signal B. Here, the first pull-down transistor N11 is smaller in size than the second pull-down transistor N22.
먼저, 입력 신호(A)가 상기 풀업 트랜지스터(P1)의 문턱전압 이하의 낮은 전위('로직 로우')로 인가되면 상기 풀업 트랜지스터(P1)를 통해 워드라인 부스팅 신호(Vpxi)가 워드 라인(WL)으로 인가되어 상기 워드 라인(WL)을 액티브 시키게 된다. 한편, 상기 입력 신호(A)가 상기 제 1 풀다운 트랜지스터(N1)의 문턱전압 이상의 높은 전위('로직 하이')로 인가되면 상기 제 1 풀다운 트랜지스터(N1)가 턴온되어 상기 워드 라인(WL)의 전위 레벨을 접지전압(Vss)으로 내리게 된다.First, when an input signal A is applied at a low potential ('logic low') below the threshold voltage of the pull-up transistor P1, a word line boosting signal Vpxi is applied to the word line WL through the pull-up transistor P1. ) To activate the word line WL. On the other hand, when the input signal A is applied at a high potential ('logic high') equal to or greater than the threshold voltage of the first pull-down transistor N1, the first pull-down transistor N1 is turned on to turn on the word line WL. The potential level is lowered to the ground voltage (Vss).
한편, 상기 제 2 풀다운 트랜지스터(N22)는 상기 입력 신호(A)와 상기 워드 라인(WL) 신호를 수신으로하는 제어부(12)에 의해 동작이 제어되는데, 상기 입력 신호(A)가 '로직 로우'에서 '로직 하이'로 라이징된 다음 일정 시간동안 턴온되어 상기 제 1 풀다운 트랜지스터(N11)와 함께 상기 워드 라인(WL)의 전위를 접지(Vss) 전위로 끌어내리게 된다.Meanwhile, an operation of the second pull-down transistor N22 is controlled by the controller 12 which receives the input signal A and the word line WL signal, and the input signal A is logic low. It rises from 'to' logic high 'and then is turned on for a predetermined time to bring the potential of the word line WL with the first pull-down transistor N11 to the ground (Vss) potential.
상기 제어부(12)는 상기 입력 신호(A)와 상기 워드 라인(WL)의 신호를 수신하는 NAND 게이트(NAND11)와, 상기 NAND 게이트(NAND11)의 출력 신호를 수신하여 반전된 신호(B)를 상기 제 2 풀다운 트랜지스터(N22)의 게이트로 출력하는 인버터(INV22)로 구성된다.The control unit 12 receives the NAND gate NAND11 that receives the input signal A and the signal of the word line WL, and the inverted signal B that receives the output signal of the NAND gate NAND11. The inverter INV22 outputs to the gate of the second pull-down transistor N22.
상기 제어부(12)는 도 4에 도시된 바와 같이, 상기 입력 신호(A)가 '로직 로우'에서 '로직 하이'로 라이징된 다음 일정 시간동안 '로직 하이'를 갖는 쇼트(short) 펄스를 발생한다.As shown in FIG. 4, the control unit 12 generates a short pulse having a logic high for a predetermined time after the input signal A rises from logic low to logic high. do.
따라서, 워드 라인(WL)이 '부스팅 전압(Vpwi)'에서 '접지(Vss) 전압'으로 디스에이블 될 때(리세트 동작), 제 1 및 제 2 풀다운 트랜지스터(N11)(N22)가 동시에 동작하여 워드 라인이 디스에이블되는 속도를 빠르게 하고, 워드 라인(WL)이 디스에이블되는 대기 모드에서는 트랜지스터의 크기가 작은 제 1 풀다운 트랜지스터(N11)만 동작하도록 하여 워드 라인의 결함에 의해 발생되는 누설 전류의 량을 줄였다. 즉, 워드 라인의 결함에 의해 전원 전압(Vcc)으로 누설 경로가 생길 경우 이 경로를 통해 발생되는 누설 전류를 트랜지스터의 크기가 작은 제 1 풀다운 트랜지스터(N11)를 통해 흐르도록 하여 누설 전류의 양을 줄였다.Therefore, when the word line WL is disabled from the boosting voltage Vpwi to the ground voltage Vss (reset operation), the first and second pull-down transistors N11 and N22 operate simultaneously. To increase the speed at which the word line is disabled, and to operate only the first pull-down transistor N11 having a small transistor size in the standby mode in which the word line WL is disabled. Reduced the amount. That is, when a leakage path occurs at the power supply voltage Vcc due to a word line defect, the leakage current generated through the path flows through the first pull-down transistor N11 having a small transistor size, thereby reducing the amount of leakage current. Reduced.
이상에서 설명한 바와 같이, 본 발명에 의한 워드라인 구동 회로에 의하면, 워드 라인의 결함에 의해 전원 전압(Vcc)으로 누설 경로가 생길 경우 이 경로를 통해 발생되는 누설 전류를 트랜지스터의 크기가 작은 제 1 풀다운 트랜지스터(N11)를 통해 흐르도록 하여 누설 전류의 양을 줄일 수가 있으며, 또한 워드 라인 리세트(reset)시 트랜지스터의 크기가 작은 제 1 풀다운 트랜지스터(N11)와 트랜지스터의 크기가 큰 제 2 풀다운 트랜지스터(N22)를 함께 동작시킴으로써 리세트 신호의 지연을 줄일 수 있는 잇점이 있다.As described above, according to the word line driving circuit according to the present invention, when a leakage path occurs at the power supply voltage Vcc due to a defect in the word line, the leakage current generated through the path is determined by the first small transistor. The amount of leakage current can be reduced by flowing through the pull-down transistor N11, and the first pull-down transistor N11 having a small transistor size and the second pull-down transistor having a large transistor size can be reduced at the time of word line reset. By operating N22 together, there is an advantage that the delay of the reset signal can be reduced.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884262B1 (en) * | 2007-03-21 | 2009-02-17 | 엠텍비젼 주식회사 | Word line decoder capable of preventing current from leaking |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930002574B1 (en) * | 1990-03-09 | 1993-04-03 | 금성일렉트론 주식회사 | Word-line driving circuit |
| GB2243233A (en) * | 1990-04-06 | 1991-10-23 | Mosaid Inc | DRAM word line driver |
| KR100245556B1 (en) * | 1997-05-27 | 2000-02-15 | 윤종용 | Semiconductor random access memory device of soi having word line driving circuit |
| JPH1139865A (en) * | 1997-07-15 | 1999-02-12 | Fujitsu Ltd | Word line driving circuit |
| KR100303364B1 (en) * | 1999-06-29 | 2001-11-01 | 박종섭 | Sub word line driving circuit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884262B1 (en) * | 2007-03-21 | 2009-02-17 | 엠텍비젼 주식회사 | Word line decoder capable of preventing current from leaking |
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Payment date: 20101025 Year of fee payment: 8 |
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