KR20030002156A - Voltage switch circuit - Google Patents
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Abstract
Description
본 발명은 전압 스위치 회로에 관한 것으로, 특히 피크 전류(peak current)를 줄이고 억세스 시간(access time)을 향상시키는 적당한 전압 스위치 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to a voltage switch circuit, and more particularly, to a suitable voltage switch circuit that reduces peak current and improves access time.
최근 MCU(Micro Controller Unit) 제품의 OTP(One Time Programmable) 셀의 프로그램(program)시에 전압 스위치를 사용하고 있다.Recently, a voltage switch is used to program an OTP (One Time Programmable) cell of a microcontroller unit (MCU) product.
이하, 첨부된 도면을 참고하여 종래의 전압 스위치 회로를 설명하면 다음과 같다.Hereinafter, a conventional voltage switch circuit will be described with reference to the accompanying drawings.
도 1은 종래의 전압 스위치 회로를 나타낸 회로도이고, 도 2는 종래의 전압 스위치 회로의 타이밍도이다.1 is a circuit diagram illustrating a conventional voltage switch circuit, and FIG. 2 is a timing diagram of a conventional voltage switch circuit.
도 1에서와 같이, 전압 스위치 제어신호(wrd ; 0~5V)를 받아 반전하여 출력하는 인버터(11)와, 상기 인버터(11)의 출력단에 게이트가 연결되고 드레인은 접지단에 연결되고 소오스를 출력단으로 하는 제 1 NMOS 트랜지스터(12)와, 상기 제 1 NMOS 트랜지스터(12)의 소오스에 소오스가 연결되고 드레인은 전원단(VPP:12V)에 연결되는 제 1 PMOS 트랜지스터(13)와, 상기 제 1 NMOS 트랜지스터(12)의 소오스에 게이트가 연결되고 드레인은 전원단(VPP)에 연결되며 소오스는 제 1 PMOS 트랜지스터(13)의 게이트와 연결되는 제 2 PMOS 트랜지스터(14)와, 상기 제 2 PMOS 트랜지스터(14)의 소오스에 소오스가 연결되고 드레인은 접지단에 연결되며 게이트는 입력신호(wrd)에 연결되는 제 2 NMOS 트랜지스터(15)로 구성된다.As shown in FIG. 1, an inverter 11 receiving and inverting a voltage switch control signal wrd (0 to 5V) is output, a gate is connected to an output terminal of the inverter 11, a drain is connected to a ground terminal, and a source is connected. A first PMOS transistor 13 having an output terminal, a first PMOS transistor 13 having a source connected to a source of the first NMOS transistor 12, and a drain connected to a power supply terminal (VPP: 12V); A second PMOS transistor 14 having a gate connected to a source of the first NMOS transistor 12, a drain connected to a power supply terminal VPP, and a source connected to a gate of the first PMOS transistor 13; A source is connected to the source of the transistor 14, the drain is connected to the ground terminal, and the gate is composed of a second NMOS transistor 15 connected to the input signal wrd.
상기와 같이 구성된 종래의 전압 스위치 회로는 도 2에서와 같이, 입력신호(wrd)의 변화에 따라 피크 전류(peak current)가 많이 흐른다.In the conventional voltage switch circuit configured as described above, as shown in FIG. 2, a peak current flows much in response to a change in the input signal wrd.
그러나 상기와 같은 종래의 전압 스위치 회로에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional voltage switch circuit has the following problems.
즉, 피크 전류가 많이 흐름으로서 전압 스위치의 입력 파워가 MCU 내부에서 만들어진 파워인 경우에는 파워의 전압 레벨 값이 많이 흔들리게 된다.That is, when the peak current flows a lot, when the input power of the voltage switch is the power generated inside the MCU, the voltage level value of the power is shaken a lot.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 피크 전류를 줄임과 동시에 억세스 시간(access time)을 향상시키도록 한 전압 스위치 회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a voltage switch circuit which reduces an peak current and improves an access time.
도 1은 종래의 전압 스위치 회로를 나타낸 회로도1 is a circuit diagram showing a conventional voltage switch circuit
도 2는 종래의 전압 스위치 회로의 타이밍도2 is a timing diagram of a conventional voltage switch circuit.
도 3은 본 발명에 의한 전압 스위치 회로를 나타낸 회로도3 is a circuit diagram showing a voltage switch circuit according to the present invention;
도 4는 본 발명에 의한 전압 스위치 회로의 동작 타이밍도4 is an operation timing diagram of the voltage switch circuit according to the present invention.
도 5는 종래와 본 발명의 전압 스위치 회로의 시뮬레이션 결과를 나타낸 비교도Figure 5 is a comparison showing the simulation results of the conventional and the voltage switch circuit of the present invention
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 인버터 22 : 제 1 NMOS 트랜지스터21 inverter 22 first NMOS transistor
23 : 제 1 PMOS 트랜지스터 24 : 제 2 PMOS 트랜지스터23: first PMOS transistor 24: second PMOS transistor
25 : 제 2 NMOS 트랜지스터 26 : 인버젼 지연부25: second NMOS transistor 26: inversion delay unit
27 : 제 3 PMOS 트랜지스터27: third PMOS transistor
상기와 같은 목적을 달성하기 위한 본 발명에 의한 전압 스위치 회로는 전압 스위치 제어신호를 받아 반전하여 출력하는 인버터와, 상기 인버터의 출력단에 게이트가 연결되고 드레인은 접지단에 연결되고 소오스를 출력단으로 하는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 드레인은 전원단에 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 소오스에 게이트가 연결되고 드레인은 전원단(VPP)에 연결되며 소오스는 제 1 PMOS 트랜지스터의 게이트와 연결되는 제 2 PMOS 트랜지스터와, 상기 제 2 PMOS 트랜지스터의 소오스에 소오스가 연결되고 드레인은 접지단에 연결되며 게이트는 입력신호에 연결되는 제 2 NMOS 트랜지스터로 구성된 전압 스위치 회로에 있어서, 상기 인버터의 출력신호를 받아 일정시간만큼 지연시키어 출력하는 인버젼 지연부와, 상기 인버젼 지연부의 출력단에 연결되고 전원단과 제 1, 제 2 PMOS 트랜지스터의 드레인에 공통으로 연결되는 파워 스위칭부를 포함하여 구성됨을 특징으로 한다.The voltage switch circuit according to the present invention for achieving the above object is an inverter for receiving the voltage switch control signal and inverted output, the gate is connected to the output terminal of the inverter, the drain is connected to the ground terminal and the source to the output terminal A first PMOS transistor having a first NMOS transistor, a source connected to a source of the first NMOS transistor, and a drain connected to a power supply terminal; a gate connected to a source of the first NMOS transistor; and a drain connected to a power supply terminal (VPP) A second PMOS transistor coupled to a source of the first PMOS transistor; a second NMOS transistor coupled to a source of the second PMOS transistor, a drain connected to a ground terminal, and a gate connected to an input signal; In the voltage switch circuit comprising: a predetermined time in response to the output signal of the inverter And the inversion delay unit, characterized by configured by comprising: a power switch coupled to the output inversion delay section is connected in common to the power stage and the first drain of the first PMOS transistor 2 which delays the output sikieo.
이하, 첨부된 도면을 참고하여 본 발명에 의한 전압 스위치 회로를 상세히설명하면 다음과 같다.Hereinafter, the voltage switch circuit according to the present invention with reference to the accompanying drawings in detail as follows.
도 3은 본 발명에 의한 전압 스위치 회로를 나타낸 회로도이도, 도 4는 본 발명에 의한 전압 스위치 회로의 동작 타이밍도이다.3 is a circuit diagram showing a voltage switch circuit according to the present invention, Figure 4 is an operation timing diagram of the voltage switch circuit according to the present invention.
도 3에서와 같이, 전압 스위치 제어신호(wrd ; 0~5V)를 받아 반전하여 출력하는 인버터(21)와, 상기 인버터(21)의 출력단에 게이트가 연결되고 드레인은 접지단에 연결되고 소오스를 출력단으로 하는 제 1 NMOS 트랜지스터(22)와, 상기 제 1 NMOS 트랜지스터(22)의 소오스에 소오스가 연결되고 드레인은 전원단(VPP:12V)에 연결되는 제 1 PMOS 트랜지스터(23)와, 상기 제 1 NMOS 트랜지스터(22)의 소오스에 게이트가 연결되고 드레인은 전원단(VPP)에 연결되며 소오스는 제 1 PMOS 트랜지스터(23)의 게이트와 연결되는 제 2 PMOS 트랜지스터(24)와, 상기 제 2 PMOS 트랜지스터(24)의 소오스에 소오스가 연결되고 드레인은 접지단에 연결되며 게이트는 입력신호(wrd)에 연결되는 제 2 NMOS 트랜지스터(25)로 구성된 전압 스위치 회로에 있어서, 상기 인버터(21)의 출력신호를 받아 일정시간만큼 지연시키어 출력하는 인버젼 지연(inversion delay)부(26)와, 상기 지연부(26)의 출력단에 게이트가 연결되고 드레인이 전원단(VPP)에 연결되며 소오스가 상기 제 1, 제 2 PMOS 트랜지스터(23,24)의 드레인에 공통으로 연결되는 파워 스위칭용 제 3 PMOS 트랜지스터(27)로 구성된다.As shown in FIG. 3, the inverter 21 receives the voltage switch control signal wrd (0 to 5V), inverts and outputs the gate, and a gate is connected to the output terminal of the inverter 21, and a drain is connected to the ground terminal. A first PMOS transistor 22 having an output terminal, a first PMOS transistor 23 having a source connected to a source of the first NMOS transistor 22, and a drain connected to a power supply terminal (VPP: 12V); A second PMOS transistor 24 having a gate connected to a source of the first NMOS transistor 22, a drain connected to a power supply terminal VPP, and a source connected to a gate of the first PMOS transistor 23; In a voltage switch circuit comprising a second NMOS transistor 25 having a source connected to a source of transistor 24, a drain connected to a ground terminal, and a gate connected to an input signal wrd, the output of the inverter 21. For a certain amount of time An inversion delay unit 26 for delayed output, a gate connected to an output terminal of the delay unit 26, a drain connected to a power supply terminal VPP, and a source of the first and second PMOS transistors And a third PMOS transistor 27 for power switching commonly connected to the drains of the 23 and 24.
상기와 같이 구성된 본 발명에 의한 전압 스위치 회로는 도 4에서와 같이, 전압 스위치 제어신호인 wrd가 0에서 하이레벨에 해당하는 5V로 바뀌는 경우에는 제 3 PMOS 트랜지스터(27)에 들어가는 신호(pon)가 아직 0V가 아니기 때문에 전압스위치의 제 1, 제 2 NMOS 트랜지스터(22,25)와 제 1, 제 2 PMOS 트랜지스터(23,24)가 파워 공급없이 선형영역에서 동작을 하게 된다.In the voltage switch circuit according to the present invention configured as described above, as shown in FIG. 4, when the voltage switch control signal wrd changes from 0 to 5V corresponding to a high level, a signal pon entering the third PMOS transistor 27 is obtained. Is not yet 0V, the first and second NMOS transistors 22 and 25 and the first and second PMOS transistors 23 and 24 of the voltage switch operate in a linear region without power supply.
이와 같이 선형영역에서의 동작이 어느 정도 진행한 후에 pon 신호가 0이 되면 제 3 PMOS 트랜지스터(27)가 턴-온(turn-on)되어 출력 값이 VPP가 된다.When the pon signal becomes zero after the operation in the linear region to some extent, the third PMOS transistor 27 is turned on and the output value becomes VPP.
즉, 제 1, 제 2 PMOS 트랜지스터(23,24)와 제 1, 제 2 NMOS트랜지스터(22,25)가 파워 공급없이 선형영역에서 동작을 하게 되므로 전압 스위치의 피크 전류를 줄일 수 있으며, 파워 공급없이 제 1, 제 2 NMOS 트랜지스터(23,24)가 선형영역에서 동작을 하므로 기존 전압 스위치보다 빠른 속도로 출력 값을 0에서 VPP 또는 VPP에서 0으로 바꿀 수 있다.That is, since the first and second PMOS transistors 23 and 24 and the first and second NMOS transistors 22 and 25 operate in a linear region without power supply, the peak current of the voltage switch can be reduced and power supply can be achieved. Since the first and second NMOS transistors 23 and 24 operate in the linear region, the output value can be changed from 0 to VPP or VPP to 0 at a faster speed than the conventional voltage switch.
도 5는 종래와 본 발명의 전압 스위치 회로의 시뮬레이션 결과를 나타낸 비교도이다.5 is a comparison diagram showing simulation results of a voltage switch circuit according to the related art.
도 5에서와 같이, 출력 값이 0에서 VPP로 천이되는 시간이 종래에는 3.3㎱이고 본 발명은 1.3㎱이고, 출력 값이 VPP에서 0으로 천이되는 시간이 종래에는 4.7㎱, 본 발명에서는 0.28㎱임을 알 수 있다.As shown in Fig. 5, the time when the output value transitions from 0 to VPP is conventionally 3.3 ms and the present invention is 1.3 ms, and the time when the output value transitions from VPP to 0 is 4.7 ms and 0.28 ms in the present invention. It can be seen that.
또한, VPP의 피크 전류는 종래에는 2.65㎃인데 반해 본원 발명은 787㎂임을 알 수 있다.In addition, while the peak current of VPP is conventionally 2.65 mA, it can be seen that the present invention is 787 mA.
이상에서 설명한 바와 같이 본 발명에 의한 전압 스위치 회로는 다음과 같은 효과가 있다.As described above, the voltage switch circuit according to the present invention has the following effects.
즉, MCU 제품의 OTP(One Time Programmable) 셀 프로그램시 사용되는 전압스위치의 피크 전류를 줄이고 억세스 타임을 빠르게 함으로서 MCU 내부에서 사용되는 파워가 흔들리는 것을 방지할 수 있고 기존 보다 빠른 시간에 OTP 셀을 프로그램할 수 있다.In other words, by reducing the peak current of the voltage switch used to program the OTP (One Time Programmable) cell of the MCU product and increasing the access time, it is possible to prevent the power used inside the MCU from shaking and to program the OTP cell at a faster time than the existing one. can do.
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