KR200279213Y1 - Boundary scan circuit - Google Patents
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Abstract
본 고안은 복수의 바운더리 스캔셀을 포함하는 바운더리 스캔 레지스터와, 제1클럭신호에 동기 되고 상태 변경신호에 따라 상태 머신의 상태를 변경하며 상태 변경에 따라 제1모드 선택신호와 제1 및 제2상태신호를 발생하는 제어부와, 입력된 명령을 디코딩하여 제2모드 선택신호를 발생하는 명령 레지스터를 포함하는 바운더리 스캔에 있어서, 상기 제1상태신호와 상기 제1클럭신호를 논리곱 연산하는 논리곱 게이트; 및 상기 논리곱 게이트의 출력신호와 상기 제2상태신호를 배타 논리합 연산하는 배타 논리합 게이트를 더 구비하며, 상기 바운더리 스캔 레지스터를 구성하는 복수의 바운더리 스캔셀은 상기 제3모드 선택신호에 따라 제1 또는 제2입력신호를 선택 출력하는 제1멀티플렉서; 상기 배타 논리합 게이트의 출력 신호에 동기 되어 상기 제1멀티플렉서의 출력을 레치하는 플립플롭; 및 상기 제2모드 선택신호에 따라 상기 플립플롭의 출력신호 또는 제1입력신호를 선택 출력하는 제2멀티플렉서를 포함하는 것을 특징으로 하는 바운더리스캔에 관한 것으로, 바운더리스캔셀을 구성하는 플립플롭을 종래보다 하나 줄일 수 있어 전체적으로 소자 수를 대폭 줄일 수 있게 된다.The present invention is a boundary scan register including a plurality of boundary scan cells, and synchronized with the first clock signal and changes the state of the state machine according to the state change signal, and according to the state change, the first mode selection signal and the first and second In a boundary scan including a control unit for generating a status signal and a command register for decoding an input command to generate a second mode selection signal, the logical product for performing an AND operation on the first status signal and the first clock signal. gate; And an exclusive OR gate configured to perform an exclusive OR operation on the output signal of the AND gate and the second state signal, wherein the plurality of boundary scan cells constituting the boundary scan register are configured to have a first mode selection signal according to the third mode selection signal. Or a first multiplexer for selectively outputting a second input signal; A flip-flop that latches an output of the first multiplexer in synchronization with an output signal of the exclusive OR gate; And a second multiplexer for selectively outputting an output signal or a first input signal of the flip-flop according to the second mode selection signal. The flip-flop constituting the boundaryless scan cell is conventionally used. By reducing one more, the number of devices as a whole can be greatly reduced.
Description
본 고안은 바운더리 스캔(Boundary Scan) 회로에 관한 것으로, 특히 두 개의 플립플롭만을 이용하여 구현된 바운더리 스캔셀이 적용가능한 바운더리 스캔 회로에 관한 것이다.The present invention relates to a boundary scan circuit, and more particularly, to a boundary scan circuit to which a boundary scan cell implemented using only two flip-flops is applicable.
일반적으로 바운더리 스캔 회로란 내부 칩의 연결상태나, 칩 내부의 패드(pad) 연결 상태 또는 내부 로직을 테스트하는 등, 칩 내부를 테스트를 위해 칩의 입출력 부분에 추가되는 회로를 말한다. 이러한 바운더리 스캔 회로는 IEEE Std 1149.1에 의해 그 동작과 구성이 표준화되어 있다. 이하, 설명되는 종래의 바운더리 스캔 회로는 IEEE Std 1149.1에 의한 것이다.In general, a boundary scan circuit refers to a circuit added to an input / output part of a chip for testing the inside of the chip, such as testing a connection state of an internal chip, a pad connection state of an internal chip, or internal logic. This boundary scan circuit is standardized in operation and configuration by IEEE Std 1149.1. The conventional boundary scan circuit described below is in accordance with IEEE Std 1149.1.
도 1은 종래의 바운더리 스캔셀을 설명하기 위한 도면으로, 도면 부호 MUX는 멀티플렉서를, 그리고 DF는 D 플립플롭을 각각 나타낸 것이다.1 is a view for explaining a conventional boundary scan cell, MUX is a multiplexer, DF is a D flip-flop, respectively.
종래의 바운더리 스캔셀은 Shift_DR 신호에 따라 DI 또는 SI 신호를 선택 출력하는 멀티플렉서(1)와, Clock_DR 신호에 동기 되어 멀티플렉서(1)의 출력 신호를 레치하는 D 플립플롭(2)과, Update_DR 신호에 동기 되어 D 플립플롭(2)의 출력 신호를 레치하는 D 플립플롭(3)과, 그리고 mode 신호에 따라 DI 신호 혹은 D 플립플롭(3)의 출력 신호를 선택 출력하는 멀티플렉서(4)로 구성되어 있다. 이때, SO 신호는 다음 단에 연결되는 바운더리 스캔셀(미도시)의 SI 신호로 입력된다.Conventional boundary scan cells include a multiplexer (1) for selectively outputting a DI or SI signal according to a Shift_DR signal, a D flip-flop (2) for latching an output signal of the multiplexer (1) in synchronization with a Clock_DR signal, and an Update_DR signal. A D flip-flop (3) synchronously latching the output signal of the D flip-flop (2), and a multiplexer (4) for selectively outputting the DI signal or the output signal of the D flip-flop (3) according to the mode signal. have. At this time, the SO signal is input as an SI signal of a boundary scan cell (not shown) connected to the next stage.
이러한 종래의 바운더리 스캔셀은 도 2에 도시된 바와 같이, 사용 형태에 따라 입력 패드인 경우(도 2의 (a))에는 1개가, 3 상태 입력 패드인 경우(도 2의 (b))에는 2개, 그리고 양방향 입력 패드인 경우(도 2의 (c))에는 3개가 각각 사용됨을 알 수 있다. 이때, BSC는 바운더리 스캔셀을, P는 입력 패드를 각각 나타낸 것이다.As shown in FIG. 2, one conventional boundary scan cell is an input pad according to a usage form (FIG. 2A), and one is a three-state input pad (FIG. 2B). In the case of two and two-way input pad (Fig. 2 (c)) it can be seen that three are used respectively. In this case, BSC represents a boundary scan cell and P represents an input pad, respectively.
도 3은 종래의 바운더리 스캔 회로를 설명하기 위한 도면으로, 도면 부호 PAD는 입출력 패드를, BSC는 바운더리 스캔셀을, 10은 내부 로직을, 20은 제어부를, 그리고 30은 명령 레지스터(IR: Instruction Register)를 각각 나타낸 것이다.3 is a diagram illustrating a conventional boundary scan circuit, wherein PAD is an input / output pad, BSC is a boundary scan cell, 10 is internal logic, 20 is a controller, and 30 is an instruction register (IR). Register).
종래의 바운더리 스캔 회로는 복수의 바운더리 스캔셀(BSC)들을 체인으로 연결하여 구성되는 바운더리 스캔 레지스터(Boundary Scan Register)와, 명령 레지스터(30) 그리고 제어부(20)로 구성된다. 먼저, 바운더리 스캔 레지스터는 제어부(20)로부터 입력되는 Shift_DR, Clock_DR, 및 Update_DR 신호와, 명령 레지스터(30)로부터 입력되는 mode 신호에 따라 입력 패드(PAD)나 내부 로직을 테스트하기 위하여 쉬프팅 동작, 일시 저장, 입력 선택(SI, DI) 출력 등 다양한 동작을 수행한다. 바운더리 스캔 회로를 채용하지 않은 경우에는 외부의 입력(in1~in3)은 패드(PAD)를 통해 내부 로직(10)에 입력되고, 반대로 내부 로직(10)의 출력은 패드(PAD)를 통해 외부로 출력된다. 이때, 바운더리 스캔 회로를 채용하게 되면 패드(PAD)와 내부 로직(10) 사이에는 바운더리 스캔셀(BSC)이 연결되고, SO 신호가 다음 단에 연결된 바운더리 스캔셀(BSC)의 SI 신호로서 입력되는 형태로 체인을 형성하여 쉬프트 레지스터로서 동작하게 된다. 명령 레지스터(30)는 순차적으로 입력되는 TDI 신호를 저장하고, 이를 디코딩하여 바운더리 스캔 레지스터로 제어신호를 출력하며, 회로 설계에 따라 그 비트 수와 명령어가 결정된다. 한편, 제어부(20)는 시스템 클럭(TCK), 상태 변경 신호(TMS), 및 리셋 신호(TRST)를 각각 입력받아, 기설정된 상태 머신에 따라 상태를 변경하고 그 상태에 대응되는 제어신호를 바운더리 스캔 레지스터와 명령 레지스터(30)에 각각 출력한다. 이때, 시스템 클럭(TCK)은 제어부(20)의 상태 머신을 구동하기 위한 클럭신호로 이용되며, 상태 변경 신호(TMS)는 제어부(20)에 입력되어 상태 머신의 상태를 변경하기 위한 신호로 이용되며, 리셋신호(TRST)는 제어부(20)와 바운더리 스캔셀의 동작을 리셋하기 위한 신호로서 각각 이용된다. 상태 머신은 총 16 종류의 상태를 가지며, 리셋 상태, 런/아이들(Run/Idle) 상태, 그리고 바운더리 스캔셀 및 명령 레지스터 관련 상태 등 크게 4가지로 분류될 수 있다. 바운더리 스캔셀과 명령 레지스터 관련 상태는 각각 7개의 상태를 가진다. 미설명된 도면 부호 out1~out3은 패드(PAD)를 통해 출력되는 신호들을, 그리고 TDO는 최종 바운더리 스캔셀(BSC)의 SO 신호가 패드(PAD)를 통해 출력되는 신호를 말한다.The conventional boundary scan circuit includes a boundary scan register configured by connecting a plurality of boundary scan cells BSC in a chain, a command register 30, and a controller 20. First, the boundary scan register is configured to perform a shifting operation or a temporary operation to test the input pad PAD or internal logic according to the Shift_DR, Clock_DR, and Update_DR signals input from the controller 20 and the mode signal input from the command register 30. It performs various operations such as saving and input selection (SI, DI) output. When the boundary scan circuit is not employed, the external inputs in1 to in3 are input to the internal logic 10 through the pad PAD, and conversely, the output of the internal logic 10 is output to the outside through the pad PAD. Is output. In this case, when the boundary scan circuit is adopted, the boundary scan cell BSC is connected between the pad PAD and the internal logic 10, and the SO signal is input as an SI signal of the boundary scan cell BSC connected to the next stage. The chain is formed into a shape to operate as a shift register. The command register 30 stores a TDI signal which is sequentially input, decodes it, and outputs a control signal to a boundary scan register. The number of bits and the command are determined according to a circuit design. Meanwhile, the controller 20 receives the system clock TCK, the state change signal TMS, and the reset signal TRST, respectively, changes the state according to a preset state machine, and boundaries control signals corresponding to the state. Output to the scan register and the command register 30, respectively. In this case, the system clock TCK is used as a clock signal for driving the state machine of the controller 20, and the state change signal TMS is input to the controller 20 to be used as a signal for changing the state of the state machine. The reset signal TRST is used as a signal for resetting the operations of the control unit 20 and the boundary scan cell, respectively. The state machine has a total of 16 kinds of states, and can be classified into four types: a reset state, a run / idle state, and a boundary scan cell and instruction register related state. The boundary scancell and command register related states each have seven states. Unexplained reference numerals out1 to out3 denote signals output through the pad PAD, and TDO denotes signals through which the SO signal of the final boundary scan cell BSC is output through the pad PAD.
도 4는 도 3에 도시된 제어부(20)에 대한 신호 파형도를 도시한 것이다.4 illustrates a signal waveform diagram of the controller 20 shown in FIG. 3.
도 4에 있어서, 미설명된 State는 상태 머신의 상태 변화를 나타내며, 그리고 A 신호와 B 신호는 상태 머신에 의해 생성되는 신호로서, Clock_DR 신호와 Update_DR 신호를 생성하기 위해 사용되는 신호이다. State에 있어서, 7은 Select_DR_Scan, 6은 Capture_DR, 2는 Shift_DR, 1은 Exit1_DR, 3은 Pause_DR, 4는 Exit2_DR, 5는 Update_DR 상태를 각각 나타낸다. A 신호는 Capture_DR 상태와 Shift_DR 상태에서만 로우 레벨로 천이 되며, 이 신호와 시스템 클럭(TCK)이 논리합 연산되어 Clock_DR 신호가 생성된다. B 신호는 Update_DR 상태에서만 하이레벨로 천이 되며, 이 신호와 인버팅된 시스템 클럭(TCK)을 논리곱 연산하면 Update_DR신호가 생성된다.In FIG. 4, the state described is a state change of the state machine, and the A and B signals are signals generated by the state machine, and are used to generate the Clock_DR and Update_DR signals. In State, 7 is Select_DR_Scan, 6 is Capture_DR, 2 is Shift_DR, 1 is Exit1_DR, 3 is Pause_DR, 4 is Exit2_DR, and 5 is Update_DR. The A signal transitions to the low level only in the Capture_DR state and the Shift_DR state. The signal and the system clock (TCK) are ORed together to generate a Clock_DR signal. The B signal transitions to a high level only in the Update_DR state, and an Update_DR signal is generated by performing an AND operation on the inverted system clock (TCK).
이상에서 살펴본 바와 같이, 바운더리 스캔셀은 2개의 멀티플렉서와 2개의 D 플립플롭으로 구성된다. 바운더리 스캔을 채용하는 칩 설계시, 특히 비트 수가 큰 경우일수록 바운더리 스캔 회로 채용에 따라 칩면적을 크게 차지하게 된다.As described above, the boundary scan cell is composed of two multiplexers and two D flip-flops. In chip design employing boundary scan, the larger the number of bits, the larger the chip area according to the boundary scan circuit.
본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로써, 동작의 변경 없이 하나의 플립플롭과 두 개의 멀티플렉서 만으로 바운더리 스캔셀을 구현 가능한 바운더리 스캔 회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide a boundary scan circuit capable of implementing boundary scan cells using only one flip-flop and two multiplexers without changing the operation.
도 1은 종래의 바운더리 스캔셀을 설명하기 위한 도면.1 is a view for explaining a conventional boundary scan cell.
도 2는 종래의 바운더리 스캔셀의 사용 형태를 설명하기 위한 도면.2 is a view for explaining a form of use of a conventional boundary scan cell.
도 3은 종래의 바운더리 스캔을 설명하기 위한 도면.3 is a diagram for explaining a conventional boundary scan.
도 4는 도 3에 도시된 종래의 바운더리 스캔의 신호 파형도.4 is a signal waveform diagram of a conventional boundary scan shown in FIG.
도 5는 본 고안에 따른 바운더리 스캔셀을 설명하기 위한 도면.5 is a view for explaining a boundary scan cell according to the present invention.
도 6은 본 고안에 따른 바운더리 스캔을 설명하기 위한 도면.6 is a view for explaining a boundary scan according to the present invention.
도 7은 도 5에 도시된 바운더리 스캔의 제어신호를 설명하기 위한 도면.7 is a view for explaining a control signal of the boundary scan shown in FIG.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
MUX--- 멀티플렉서DF---D 플립플롭MUX --- Multiplexer DF --- D Flip-Flop
BSC---바운더리 스캔셀AND---논리곱 게이트BSC --- Boundary Scan Cell AND --- Logic Gate
XOR---배타논리합 게이트XOR --- exclusive logic gate
상기 목적을 달성하기 위한 본 고안에 따른 바운더리 스캔 회로는, 복수의 바운더리 스캔셀을 포함하는 바운더리 스캔 레지스터와, 제1클럭신호에 동기 되고 상태 변경신호에 따라 상태 머신의 상태를 변경하며 상태 변경에 따라 제1모드 선택신호와 제1 및 제2상태신호를 발생하는 제어부와, 입력된 명령을 디코딩하여 제2모드 선택신호를 발생하는 명령 레지스터를 포함하는 바운더리 스캔 회로에 있어서, 상기 제1상태신호와 상기 제1클럭신호를 논리곱 연산하는 논리곱 게이트; 및 상기 논리곱 게이트의 출력신호와 상기 제2상태신호를 배타 논리합 연산하는 배타 논리합 게이트를 더 구비하며, 상기 바운더리 스캔 레지스터를 구성하는 복수의 바운더리 스캔셀은 상기 제3모드 선택신호에 따라 제1 또는 제2입력신호를 선택 출력하는 제1멀티플렉서; 상기 배타 논리합 게이트의 출력 신호에 동기 되어 상기 제1멀티플렉서의 출력을 레치하는 플립플롭; 및 상기 제2모드 선택신호에 따라 상기 플립플롭의 출력신호 또는 제1입력신호를 선택 출력하는 제2멀티플렉서를 포함하는 것을 특징으로 한다.Boundary scan circuit according to the present invention for achieving the above object is a boundary scan register including a plurality of boundary scan cells, and the state of the state machine in accordance with the state change signal in synchronization with the first clock signal, A boundary scan circuit comprising: a control unit for generating a first mode selection signal, first and second state signals, and a command register for decoding an input command to generate a second mode selection signal. And an AND gate for performing an AND operation on the first clock signal; And an exclusive OR gate configured to perform an exclusive OR operation on the output signal of the AND gate and the second state signal, wherein the plurality of boundary scan cells constituting the boundary scan register are configured to have a first mode selection signal according to the third mode selection signal. Or a first multiplexer for selectively outputting a second input signal; A flip-flop that latches an output of the first multiplexer in synchronization with an output signal of the exclusive OR gate; And a second multiplexer for selectively outputting an output signal of the flip flop or a first input signal according to the second mode selection signal.
이하, 첨부된 도면을 참조하여 본 고안에 따른 바운더리 스캔셀과 이를 이용한 바운더리 스캔 회로를 상세히 설명하고자 한다.Hereinafter, a boundary scan cell and a boundary scan circuit using the same will be described in detail with reference to the accompanying drawings.
도 5는 본 고안에 따른 바운더리 스캔셀을 설명하기 위한 도면으로, 도면 부호 MUX는 멀티플렉서를, DF는 D 플립플롭을 나타낸 것이다.5 is a view for explaining a boundary scan cell according to the present invention, MUX is a multiplexer, DF is a D flip-flop.
본 고안에 따른 바운더리 스캔셀은 Shift_DR 신호에 따라 DI 신호 또는 SI 신호를 선택 출력하는 멀티플렉서(51)와, Clock 신호에 동기 되어 멀티플렉서(51)의 출력을 레치하는 D 플립플롭(52)과, mode 신호에 따라 DI 또는 D 플립플롭(53)의 출력을 선택 출력하는 멀티플렉서(53)로 구성된다. 즉, 두 개의 멀티플렉서(51, 53)와 한 개의 D 플립플롭(52)만으로 구성되므로, 종래에 비해 D 플립플롭 하나를 줄일 수 있게 된다. 이때, SO는 다음 단에 연결되는 바운더리 스캔셀(미도시)의 SI 신호로서 입력된다. Shift_DR 신호와 mode 신호는 종래의 것과 동일하므로 설명을 생략하기로 한다. 다만, 종래의 Clock_DR 및 Update_DR 신호 대신에 별도로 생성된 Clock 신호를 이용하고 있다.The boundary scan cell according to the present invention includes a multiplexer 51 for selectively outputting a DI signal or an SI signal according to a Shift_DR signal, a D flip-flop 52 for latching the output of the multiplexer 51 in synchronization with a clock signal, and a mode. The multiplexer 53 selects and outputs the output of the DI or D flip-flop 53 according to the signal. That is, since it consists of only two multiplexers 51 and 53 and one D flip-flop 52, one D flip-flop can be reduced as compared with the related art. At this time, the SO is input as an SI signal of a boundary scan cell (not shown) connected to the next stage. Since the Shift_DR signal and the mode signal are the same as in the related art, description thereof will be omitted. Instead of the conventional Clock_DR and Update_DR signals, a separately generated clock signal is used.
도 6은 본 고안에 따른 바운더리 스캔 회로를 설명하기 위한 도면으로, 특히 도 5에 도시된 바운더리 스캔셀에 제어신호로서 입력되는 Clock 신호를 설명하기위한 것이다. 도 6에 있어서, 제어부(20)는 도 3에 도시된 종래의 바운더리 스캔 회로의 그것과 동일한 구성과 동작을 수행하므로 동일 도면 부호로 처리하고 설명을 생략하기로 한다. 이때, AND는 논리곱 게이트를, 그리고 XOR는 배타논리합 게이트를 각각 나타낸 것이다.FIG. 6 is a view for explaining a boundary scan circuit according to the present invention, and particularly for explaining a clock signal input as a control signal to the boundary scan cell shown in FIG. 5. In FIG. 6, since the control unit 20 performs the same configuration and operation as that of the conventional boundary scan circuit shown in FIG. 3, the control unit 20 will be denoted by the same reference numerals and will not be described. In this case, AND represents an AND gate, and XOR represents an exclusive logic gate, respectively.
도 7은 도 6에 도시된 바운더리 스캔 회로의 제어신호에 대한 신호 파형도를 도시한 것으로, 도 4와 동일한 부분은 동일 부호로 처리하고 설명을 생략하기로 한다.FIG. 7 is a signal waveform diagram of a control signal of the boundary scan circuit of FIG. 6, and the same parts as those of FIG. 4 are denoted by the same reference numerals and description thereof will be omitted.
미설명된 C 신호는 논리곱 게이트(40)의 출력 신호를 나타내며, Clock 신호는 도 5에 도시된 D 플립플롭(52)의 클럭 신호로서 이용되는 신호로, 배타논리합 게이트(50)의 출력 신호를 나타낸다. Clock 신호는 제어부(20)로부터 출력되는 Clock_DR 신호와, B 신호와 시스템 클럭(TCK) 신호를 논리곱 연산하여 얻어진 C 신호를 배타논리합 연산을 수행함에 의해 생성된다. 그러므로, Clock 신호는 Clock_DR 신호의 성분과, B 신호의 하이레벨 구간에서 인버팅된 시스템 클럭(TCK) 성분을 포함한다. 따라서, 종래의 두 개의 D 플립플롭 대신에 하나의 D 플립플롭만을 사용하고, 종래의 Clock_DR 신호와, Update_DR 신호 대신에 이 두 신호 성분을 포함하는 Clock 신호를 사용함으로써, 동일 동작을 수행하면서도 D 플립플롭 하나를 줄일 수 있게 된다. 따라서, 본 고안에 따른 바운더리 스캔 회로는 하나의 논리곱 게이트와, 하나의 배타논리합 게이트를 추가하는 대신에 비트 수보다 훨씬 많은 바운더리 스캔셀들에서 하나씩의 플립플롭을 줄일 수 있게 된다. 그러므로, 전체적으로 많은 소자 수를 줄일 수 있게 되어 바운더리 스캔을 채용하는 칩 설계시, 칩면적의 증가에 대한 부담을 크게 줄일 수 있게 된다.The unexplained C signal represents an output signal of the AND gate 40, and the clock signal is a signal used as the clock signal of the D flip-flop 52 shown in FIG. 5, and is an output signal of the exclusive logic gate 50. Indicates. The clock signal is generated by performing an exclusive logical sum operation on the Clock_DR signal output from the controller 20 and the C signal obtained by performing an AND operation on the B signal and the system clock (TCK) signal. Therefore, the clock signal includes a component of the Clock_DR signal and a system clock (TCK) component inverted in the high level period of the B signal. Therefore, by using only one D flip-flop instead of the conventional two D flip-flops, and using the conventional Clock_DR signal and the Clock signal including these two signal components instead of the Update_DR signal, D flips while performing the same operation. You can reduce one flop. Thus, the boundary scan circuit according to the present invention can reduce one flip-flop in boundary scan cells that are much larger than the number of bits instead of adding one AND gate and one exclusive logic gate. Therefore, it is possible to reduce the number of devices as a whole, so that in the chip design employing boundary scan, the burden on the increase of chip area can be greatly reduced.
본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, a person of ordinary skill in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 고안에 따른 바운더리 스캔셀은 동일한 동작을 수행하면서도 제어신호를 변경함에 의해 두 개의 플립플롭을 하나의 플립플롭으로 대체할 수 있다. 즉, 바운더리스캔셀을 두 개의 플립플롭만으로 구현 가능하다.The boundary scan cell according to the present invention made as described above may replace two flip-flops with one flip-flop by changing the control signal while performing the same operation. That is, the boundaryless scan cell can be implemented with only two flip-flops.
본 고안에 따른 바운더리 스캔 회로는 제어신호를 생성하기 위한 두 개의 소자 추가만으로 적용되는 바운더리 스캔셀에서 하나씩의 플립플롭을 제거할 수 있으므로 전체적으로 소자 수를 대폭 줄일 수 있게 된다.The boundary scan circuit according to the present invention can remove one flip-flop from the boundary scan cell, which is applied only by adding two elements to generate a control signal, thereby greatly reducing the overall number of devices.
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