KR100571633B1 - System-on-chip having shift register chain for test embedded core - Google Patents

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Abstract

본 발명은 별도의 바운더리 스캔을 설계할 필요가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어에 대한 테스트를 수행할 수 있는 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩을 제공하기 위한 것으로, 이를 위해 본 발명은 별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서, 상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및 상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여, 체인으로 연결된 마지막의 출력 쉬프트 레지스 터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행한다.
The present invention eliminates the need for a separate boundary scan and provides a system-on-chip with shift register chain circuitry that can perform tests on embedded cores using the test vectors generated at the time of core design. To this end, the present invention provides a system-on chip for performing a test on the embedded core circuit portion using the test vector generated at the time of designing the embedded core circuit portion without a separate boundary scan. A plurality of input shift registers respectively connected to a plurality of input pins of the core circuit unit are connected in a shiftable chain manner, and a shift enable signal and shifted data for controlling the shift operation are sent to the embedded core circuit unit in parallel. To the chain in response to an input control signal and a clock signal An input shift register for shifting the test vector inputted to the first connected input shift register to the next connected input shift register and outputting the normal data or the test vector inputted to the embedded core circuitry to the embedded core circuitry; Chain circuit section; And a plurality of output shift registers connected to a plurality of output pins of the embedded core circuit unit in a shiftable chain manner, and through the embedded core circuit unit in response to the shift enable signal and the clock signal. Result data for verifying the result for the test vector from the last output shift register in the chain, including an output shift register chain circuit for shifting test result data in response to a test vector to the next connected output shift register. The final output is performed, and a test operation is performed on the embedded core circuit unit by comparing the output result data with a desired result value of the test vector.

시스템-온 칩, 내장된 코어 회로부, 입력 쉬프트 레지스터 체인 회로부, 출력 쉬프트 레지스터 체인 회로부, 코어 선택 회로부System-on-Chip, Integrated Core Circuitry, Input Shift Register Chaining, Output Shifting Register Chaining, Core Selection Circuitry

Description

내장된 코아 회로부를 테스트하기 위한 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩{SYSTEM-ON-CHIP HAVING SHIFT REGISTER CHAIN FOR TEST EMBEDDED CORE} SYSTEM-ON-CHIP HAVING SHIFT REGISTER CHAIN FOR TEST EMBEDDED CORE}             

도 1은 SOC를 개념적으로 설명하기 위해 도시한 간단한 블록도.1 is a simple block diagram illustrating conceptually an SOC.

도 2는 내장된 코어의 테스트를 위해 별도의 바운더리 스캔을 삽입한 SOC의 내부 블록도.2 is an internal block diagram of an SOC with a separate boundary scan inserted for testing the embedded core.

도 3은 본 발명의 일실시예에 따른 SOC를 간략히 도시한 블록도.3 is a block diagram schematically illustrating an SOC according to an embodiment of the present invention.

도 4는 내장된 코어의 테스트를 위한 쉬프트 레지스터 체인 회로부를 구비한 본 발명의 SOC를 다른 추가 로직들은 생략하고 상세 도시한 도면.4 is a detailed illustration of the SOC of the present invention with shift register chain circuitry for testing an embedded core, with no additional logic omitted.

도 5는 본 발명의 일실시예에 따른 ISR의 내부 회로도.5 is an internal circuit diagram of an ISR according to an embodiment of the present invention.

도 6은 본 발명의 일실시예에 따른 OSR의 내부 회로도.6 is an internal circuit diagram of an OSR according to an embodiment of the present invention.

도 7 및 도 8은 본 발명의 다른 실시예에 따른 SOC의 블록도.7 and 8 are block diagrams of SOCs in accordance with another embodiment of the present invention.

도 9는 상기 도 8에서와 같이 3개의 내장된 코어 회로부를 포함하는 SOC를 위한 상기 코어 선택 카운터의 내부 회로도.
FIG. 9 is an internal circuit diagram of the core select counter for an SOC including three embedded core circuit sections as in FIG.

* 도면의 주요 부분에 대한 설명 * Description of the main parts of the drawing                 

500 : SOC 200, 630, 640, 650 : 내장된 코어 회로부 500: SOC 200, 630, 640, 650: built-in core circuit

20 내지 29 : 입력 쉬프트 레지스터 510 : 입력 쉬프트 레지스터 체인20 to 29: input shift register 510: input shift register chain

30 내지 36 : 출력 쉬프트 레지스터 520 : 출력 쉬프트 레지스터 체인30 to 36: output shift register 520: output shift register chain

660 : 코어 선택 카운터
660: core selection counter

본 발명은 시스템-온-칩(System-On-Chip, 이하 SOC라 함)에 관한 것으로, 특히 SOC 내부에 내장된 코아 회로부를 테스트할 수 있는 간단한 구조의 쉬프트 레지스터 체인에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system-on-chip (hereinafter referred to as SOC), and more particularly to a shift register chain having a simple structure capable of testing core circuitry embedded in an SOC.

최근에 설계되고 있는 대부분의 칩들은 SOC로 설계되는 데, 일반적으로 SOC라 함은 기존에 설계되어 검증이 끝난 코어를 ROM이나 RAM처럼 하나의 매크로 셀(macro cell)로 칩 내부에 내장하여 사용하고, 다른 추가의 로직들을 첨가하여 하나의 칩을 시스템화하여 설계한 것을 일컫는다.Most of the recently designed chips are designed as SOC. In general, SOC means that a previously designed and verified core is embedded inside the chip as a macro cell, such as ROM or RAM. In other words, a system is designed by systemizing one chip by adding other additional logics.

도 1은 SOC를 개념적으로 설명하기 위해 도시한 간단한 블록도로서, 앞서 언급한 바와 같이 1개의 내장된 코어(10)와, 추가 로직(12 내지 16)들로 이루어진다.FIG. 1 is a simple block diagram illustrating conceptually an SOC, which is composed of one embedded core 10 and additional logics 12 to 16 as mentioned above.

도 1에 도시된 바와 같이 구성되는 SOC(100)에서 내장된 코어(10)는 코어 설계 당시에 테스트가 완료되었다할 지라도 SOC 레벨(100)에서 다시 테스트하여야한다. The core 10 embedded in the SOC 100 configured as shown in FIG. 1 should be retested at the SOC level 100 even though the test was completed at the time of core design.                         

이를 위해, 종래에는 SOC의 최상위 레벨에서 내장된 코어를 테스트하기 위한 테스트 벡터(test vector)를 새로 생성하고, 생성된 테스트 벡터로 내장된 코어를 테스트하였다. 즉, 내장된 코어의 설계 시 테스트를 위해 사용된 테스트 벡터가 내장된 코어의 입력 및 출력에 관련된 것이기 때문에 SOC 상에서의 테스트를 위해서는 SOC의 최상위 레벨의 입력 및 출력에 관련된 새로운 테스트 벡터를 생성하여 내장된 코어에 대한 테스트를 수행하였다. 그러나, 이러한 종래의 방식은 내장된 코어의 모든 펑션(Function)을 테스트하기에는 적당하지 않으며, 새로운 테스트 벡터를 생성해야하는 번거로움이 있었다.To this end, conventionally, a new test vector for testing the embedded core at the top level of the SOC is newly generated, and the embedded core is tested with the generated test vector. In other words, since the test vectors used for testing the embedded cores are related to the inputs and outputs of the embedded cores, for testing on SOCs, new test vectors related to the top level inputs and outputs of the SOCs are created and embedded. Tests were performed on the cores. However, this conventional approach is not suitable for testing all the functions of the embedded core, and has had to create a new test vector.

따라서, 이러한 문제를 해결하기 위해 내장된 코어의 바운더리에 별도의 바운더리 스캔(boundary scan)(IEEE std. 1149. 1)을 별도로 설계하고, 기존에 생성되어 있는 테스트 벡터를 바운더리 스캔 셀을 통해 내장된 코어로 입력하여, 바운더리 스캔 셀을 통해 출력 데이터를 확인하는 테스트 방식이 제안되었다. Therefore, in order to solve this problem, a separate boundary scan (IEEE std. 1149. 1) is separately designed in the boundary of the embedded core, and existing test vectors are built in the boundary scan cell. A test method has been proposed that checks the output data through the core scan and the boundary scan cell.

도 2는 내장된 코어의 테스트를 위해 별도의 바운더리 스캔을 삽입한 SOC의 내부 블록도로서, 내장된 코어(10)의 바운더리에 바운더리 스캔(18)을 설계하여 바운더리 스캔 셀을 통해 테스트 벡터를 입력하고, 그 출력을 다시 바운더리 스캔 셀을 통해 확인함으로써 내장된 코어(10)에 대한 테스트를 수행한다. 여기서, 바운더리 스캔(18)에 대한 설명은 널리 공지된 기술인 관계로 생략한다.FIG. 2 is an internal block diagram of an SOC in which a separate boundary scan is inserted for testing an embedded core. The boundary scan 18 is designed in a boundary of the embedded core 10 to input a test vector through the boundary scan cell. Then, the output is checked through the boundary scan cell to test the embedded core 10. Here, the description of the boundary scan 18 is omitted since it is a well-known technique.

그러나, 도 2에 도시된 바와 같이, 별도의 바운더리 스캔을 통해 내장된 코어를 테스트하는 경우에는 새롭게 테스트 벡터를 생성하지 않아도 되는 장점은 있지만, 상당히 복잡한 구조의 바운더리 스캔을 별도로 설계해야하는 오버헤드(overhead)와 바운더리 스캔에 대한 검증 문제 및 바운더리 스캔으로 인한 전체 SOC 구현 면적의 증가와 같은 또다른 문제점이 있다.
However, as shown in FIG. 2, although the embedded core is tested through a separate boundary scan, there is an advantage of not having to generate a new test vector, but the overhead of separately designing a boundary scan of a fairly complicated structure is required. ) And other problems such as verification of boundary scan and increase of total SOC implementation area due to boundary scan.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 별도의 바운더리 스캔을 설계할 필요가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어에 대한 테스트를 수행할 수 있는 쉬프트 레지스터 체인 회로부를 구비한 시스템-온 칩을 제공하는데 그 목적이 있다.
The present invention has been made to solve the above problems, it is not necessary to design a separate boundary scan, shift register chain that can perform the test on the embedded core using the test vector generated at the time of core design as it is It is an object of the present invention to provide a system-on chip having a circuit portion.

상기 목적을 달성하기 위한 본 발명은, 별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서, 상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및 상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여, 체인으로 연결된 마지막의 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a system-on chip for performing a test on the embedded core circuit unit by using a test vector generated at the time of designing the embedded core circuit unit without a separate boundary scan. The core circuit unit includes a plurality of input shift registers connected to a plurality of input pins of the embedded core circuit unit in a shiftable chain manner, and a shift enable signal and a shifted data in parallel to control a shift operation. Shifting the test vector input into the first input shift register chained in response to a clock control signal and an input control signal to control the signal to be sent to the input shift register, which is then connected to the embedded core circuitry, Or the built in test vector An input shift register chain circuit portion output to the core circuit portion; And a plurality of output shift registers connected to a plurality of output pins of the embedded core circuit unit in a shiftable chain manner, and through the embedded core circuit unit in response to the shift enable signal and the clock signal. Output data for identifying the result of the test vector from the last output shift register in the chain, including an output shift register chain circuit for shifting the test result data in response to the test vector to the next connected output shift register. The final output is performed, and a test operation on the embedded core circuit unit is performed by comparing the output result data with a desired result value of the test vector.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 일실시예에 따른 SOC를 간략히 도시한 블록도이고, 도 4는 내장된 코어의 테스트를 위한 쉬프트 레지스터 체인 회로부를 구비한 본 발명의 SOC를 SOC의 다른 추가 로직들은 생략하고 상세 도시한 도면이다.FIG. 3 is a block diagram schematically illustrating an SOC according to an embodiment of the present invention, and FIG. 4 illustrates an SOC of the present invention having a shift register chain circuit for testing an embedded core. Detailed drawing.

도 3 및 도 4에 도시된 바와 같이, 본 발명의 SOC(500)는 내장된 코어 회로부(200)와, 상기 내장된 코어 회로부(200)의 입력핀 각각에 연결되는 입력 쉬프트 레지스터(Input Shift Register, 이하 ISR이라 함)(도 4의 20 내지 29)를 데이터의 쉬프트가 가능한 체인 방식으로 연결한 입력 쉬프트 레지스터 체인(ISR 체인)(510) 및 상기 내장된 코어 회로부(200)의 출력핀 각각에 연결되는 출력 쉬프트 레지스터(Output Shift Register, 이하 OSR이라 함)(도 4의 30 내지 36)를 데이터의 쉬프트가 가능한 체인 방식으로 연결한 출력 쉬프트 레지스터 체인(OSR 체인)(520)을 포함한다. As shown in FIG. 3 and FIG. 4, the SOC 500 of the present invention includes an embedded core circuit unit 200 and an input shift register connected to each of the input pins of the embedded core circuit unit 200. (Hereinafter, referred to as ISR) (20 to 29 in FIG. 4) to the input shift register chain (ISR chain) 510 and the output pins of the built-in core circuit unit 200 connected in a chain manner in which data can be shifted. An output shift register chain (OSR chain) 520 connected to an output shift register (OSR hereinafter referred to as OSR) (30 to 36 in FIG. 4) to be connected in a chain method capable of shifting data may be included.

구체적으로, ISR 체인(510)은 쉬프트 동작을 제어하는 쉬프트 인에이블 신호(shift_enable), 쉬프트된 데이터를 병렬로 내장된 코어 회로부(200)로 보내도록 제어하는 입력 제어 신호(input_control) 및 클럭 신호에 응답하여 내장된 코어 회로부(200)를 테스트하기 위하여 체인의 최초 ISR(22)로 입력되는 테스트 벡터(Test_data)를 다음에 연결된 ISR로 쉬프트시키고, 내장된 코어 회로부(200)로 입력되는 노말 데이터(Nor_indata) 또는 테스트 벡터(Test_data)를 내장된 코어 회로부(200)로 출력하는 다수의 ISR(20 내지 29)로 이루어지고, OSR 체인(520)은 쉬프트 동작을 제어하는 쉬프트 인에이블 신호(shift_enable) 및 클럭 신호에 응답하여 내장된 코어 회로부(200)를 거쳐 나온 테스트 결과 데이터(Res_data)를 다음에 연결된 OSR로 쉬프트시키는 다수의 OSR(30 내지 36)로 이루어진다. 이때, 체인의 마지막 OSR(36)는 테스트 벡터(Test_data)에 대한 결과를 확인할 수 있는 결과 데이터(output_data)를 최종 출력하고, 각각의 OSR은 노말 결과 데이터(Nor_outdata)를 외부로 출력한다. Specifically, the ISR chain 510 may include a shift enable signal shift_enable for controlling a shift operation, an input control signal input_control and a clock signal for controlling the shifted data to be transmitted to the core circuit unit 200 embedded in parallel. In order to test the embedded core circuitry 200 in response, the test vector Test_data inputted to the first ISR 22 of the chain is shifted to the next connected ISR, and normal data inputted to the embedded core circuitry 200 is performed. Nor_indata) or a test vector (Test_data) is composed of a plurality of ISR (20 to 29) for outputting to the embedded core circuitry 200, the OSR chain 520 is a shift enable signal (shift_enable) to control the shift operation and The test result data Res_data, which has passed through the embedded core circuitry 200 in response to the clock signal, is composed of a plurality of OSRs 30 to 36 for shifting to the next connected OSR. At this time, the last OSR 36 of the chain finally outputs the result data output_data which can confirm the result of the test vector Test_data, and each OSR outputs the normal result data Nor_outdata to the outside.

도 5 및 도 6을 참조하여, ISR 및 OSR의 내부 구조에 대해 살펴본다.5 and 6, the internal structure of the ISR and OSR will be described.

도 5는 본 발명에 따른 ISR의 내부 회로도로서, ISR 체인의 최초 ISR(300) 및 그 다음에 연결된 ISR(310)의 내부 회로를 일실시예로 도시하였다.5 is an internal circuit diagram of an ISR in accordance with the present invention, showing in one embodiment the internal circuitry of the first ISR 300 and then the connected ISR 310 of the ISR chain.

도 5에 도시된 바와 같이, ISR은 쉬프트 인에이블 신호(shift_enable)에 응 답하여 노말 데이터(Nor_indata) 또는 테스트 벡터(Test_data)를 선택적으로 출력하는 멀티플렉서(MUX)(301)와, 클럭 신호(CLK)에 응답하여 멀티플렉서(301)로부터 출력되는 데이터를 다음에 연결된 ISR의 테스트 벡터로 쉬프트 출력하는 플립플롭(f/f)(302)과, 입력 제어 신호(input_control)에 응답하여 노말 데이터(Nor_indata) 또는 플립플롭(f/f)(302)의 출력 신호를 내장된 코어 회로부(200)로 출력하는 멀티플렉서(MUX)(303)로 이루어진다.As shown in FIG. 5, the ISR is a multiplexer (MUX) 301 that selectively outputs normal data (Nor_indata) or test vector (Test_data) in response to a shift enable signal (shift_enable), and a clock signal (CLK). A flip-flop (f / f) 302 for shifting out the data output from the multiplexer 301 to the test vector of the next connected ISR, and the normal data (Nor_indata) or in response to the input control signal (input_control). A multiplexer (MUX) 303 for outputting the output signal of the flip-flop (f / f) 302 to the embedded core circuit unit 200.

도 6은 본 발명에 따른 OSR의 내부 회로도로서, OSR 체인의 마지막 OSR(400) 및 그 전에 연결된 OSR(410)의 내부 회로를 일실시예로 도시하였다.FIG. 6 is an internal circuit diagram of an OSR in accordance with the present invention, which shows, in one embodiment, the internal circuitry of the last OSR 400 and previously connected OSR 410 of the OSR chain.

도 6에 도시된 바와 같이, OSR은 쉬프트 인에이블 신호(shift_enable)에 응답하여 노말 결과 데이터(Nor_outdata) 또는 내장된 코어 회로부(200)를 거쳐 나온 테스트 결과 데이터(Res_data)를 선택적으로 출력하는 멀티플렉서(MUX)(401)와, 클럭 신호(CLK)에 응답하여 멀티플렉서(401)로부터 출력되는 데이터를 다음에 연결된 OSR의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭(f/f)(402)으로 이루어진다.As shown in FIG. 6, the OSR selectively outputs normal result data (Nor_outdata) or test result data (Res_data) output through the embedded core circuitry 200 in response to the shift enable signal (shift_enable) ( MUX) 401 and flip-flop (f / f) 402 for shifting out the data output from the multiplexer 401 in response to the clock signal CLK to the test result data of the next connected OSR.

도 3 내지 도 6을 참조하여, 본 발명의 동작을 보다 상세히 설명한다.Referring to Figures 3 to 6, the operation of the present invention will be described in more detail.

먼저, 입력 제어 신호(input_control)에 의해 내장된 코어 회로부(200)의 테스트 모드 또는 노말 모드가 제어되는 데, 입력 제어 신호(input_control)가 "1"이면 ISR 체인(510)이 테스트 벡터(Test_data)를 입력받아 내장된 코어 회로부(200)를 테스트하는 테스트 모드이고, "0"이면 내장된 코어 회로부(200)가 노말한 동작을 수행하는 노말 모드로 동작하게 된다.First, the test mode or the normal mode of the embedded core circuit unit 200 is controlled by the input control signal input_control. When the input control signal input_control is "1", the ISR chain 510 generates a test vector (Test_data). The test mode is a test mode for testing the embedded core circuitry 200, and if it is “0”, the embedded core circuitry 200 operates in a normal mode for performing a normal operation.

일단, 내장된 코어 회로부(200)의 설계 시에 생성하였던 기존의 테스트 벡터 를 시리얼(serial)로 ISR 체인(510)의 최초 ISR에 인가한다. 그리고, 쉬프트 인에이블 신호(shift_enable)를 엑티브시켜 매 클럭(CLK)마다 테스트 벡터(test_data)를 체인 방식으로 연결된 ISR을 통해 쉬프트시킨다. 이때, 쉬프트 인에이블 신호(shift_enable)는 테스트 벡터(test_data)가 내장된 코어 회로부(200)의 입력핀 수만큼 쉬프트될 수 있도록 엑티브 상태를 유지한다. 따라서, 입력핀 수만큼의 클럭 사이클 후에 체인으로 연결된 모든 ISR의 플립플롭에 테스트 벡터(test_data)가 인가되고, 이때 입력 제어 신호(input_control)를 엑티브시키게 되면 테스트 벡터(test_data)가 내장된 코어 회로부(200)로 병렬 입력된다. First, the existing test vector generated at the time of designing the embedded core circuit unit 200 is serially applied to the first ISR of the ISR chain 510. The shift enable signal shift_enable is activated to shift the test vector test_data through the ISRs connected in a chain manner every clock CLK. In this case, the shift enable signal shift_enable maintains an active state so that the test vector test_data can be shifted by the number of input pins of the core circuit unit 200 in which the test vector data is embedded. Therefore, the test vector test_data is applied to the flip-flops of all the ISRs connected in the chain after the clock cycles of the number of input pins, and when the input control signal input_control is activated, the core circuit unit having the test vector test_data is built in. 200) in parallel.

그리고, 내장된 코어 회로부(200)로 병렬 입력된 테스트 벡터(test_data)가 회로 내부를 거쳐 테스트 결과 데이터(Res_data)로 나오게 되며, OSR 체인(520)에서 쉬프트 인에이블 신호(shift_enable)에 응답하여 계속 쉬프트되다가 체인의 마지막 OSR로부터 결과 데이터(output_data)가 출력된다. In addition, the test vector test_data input in parallel to the embedded core circuit unit 200 passes through the circuit to the test result data Res_data, and continues in response to the shift enable signal shift_enable in the OSR chain 520. After shifting, output data (output_data) is output from the last OSR of the chain.

최종적으로, 이 결과 데이터(output_data)를 입력된 테스트 벡터(test_data)의 기대된 결과 데이터와 시리얼하게 비교하여 내장된 코어 회로부(200)에 대한 테스트를 수행하면 된다.Finally, the result data (output_data) may be serially compared with the expected result data of the input test vector (test_data) to perform a test on the embedded core circuit unit 200.

한편, 앞서 본 발명의 일실시예로 설명한 SOC는 1개의 내장된 코어 회로부를 구비한 경우이고, 내장된 코어 회로부를 2개 이상 구비한 SOC에 대해서는 도 7 내지 도 9를 참조하여 설명한다.Meanwhile, the SOC described as an embodiment of the present invention has a case where one embedded core circuit unit is provided, and an SOC including two or more embedded core circuit units will be described with reference to FIGS. 7 to 9.

도 7 및 도 8은 본 발명의 다른 실시예에 따른 SOC의 블록도로서, 도면을 참조하면 SOC는 3개의 내장된 코어 회로부를 구비한다. 7 and 8 are block diagrams of an SOC according to another embodiment of the present invention. Referring to the drawings, the SOC includes three embedded core circuit units.                     

먼저, 도 7을 참조하면, 3개의 내장된 코어 회로부를 구비한 SOC는 3개의 내장된 코어 회로부(630, 640, 650) 각각에 대한 ISR 체인(610) 및 OSR 체인(620)을 구성하고, 각각의 ISR 체인 및 OSR 체인을 제어하기 위한 신호(input_control 0, 1, 2)(shift_enable 0, 1, 2)(test_data 0, 1, 2)에 응답하여 앞서 설명한 바와 같이 테스트 동작을 수행한다. 그러나, 이러한 경우 각각의 내장된 코어 회로부에 대한 테스트를 위해 핀 수가 추가로 늘어나게 되는 문제가 있다.First, referring to FIG. 7, an SOC having three embedded core circuit units configures an ISR chain 610 and an OSR chain 620 for each of the three embedded core circuit units 630, 640, and 650. The test operation is performed as described above in response to the signals input_control 0, 1 and 2 (shift_enable 0, 1 and 2) (test_data 0, 1 and 2) for controlling each ISR chain and the OSR chain. However, in this case, there is a problem in that the number of pins is further increased for testing each embedded core circuit.

반면, 도 8은 상기 도 7과 달리 별도의 코어 선택 카운터(660)를 구비하여, 핀 수의 증가없이 내장된 코어 회로부가 1개일 경우와 동일하게 테스트를 수행한다. 구체적으로, 코어 선택 카운터(660)는 코어 선택신호(core_select)의 토글링(toggling)에 응답하여 3개의 내장된 코어 회로부 중 하나를 선택한다. 즉, 최초에는 제1 내장된 코어 회로부(630)를 선택하고, 제1 내장된 코어 회로부(630)의 테스트가 끝난 후 코어 선택신호(core_select)를 토글링시켜 그 다음 제2 내장된 코어 회로부(640)를 선택하여 테스트하고, 그 후 다시 코어 선택신호(core_select)를 토글링시켜 제3 내장된 코어 회로부(650)를 선택하여 테스트할 수 있도록 한다.On the other hand, FIG. 8, unlike FIG. 7, has a separate core selection counter 660, and performs the test in the same manner as in the case where only one core circuit unit is included without increasing the number of pins. Specifically, the core select counter 660 selects one of three embedded core circuits in response to toggling of the core select signal core_select. That is, the first embedded core circuit unit 630 is first selected, the core selection signal core_select is toggled after the first embedded core circuit unit 630 has been tested, and then the second embedded core circuit unit 630 is selected. 640 is selected and tested, and then the core select signal core_select is toggled again to select and test the third embedded core circuit 650.

도 9는 상기 도 8에서와 같이 3개의 내장된 코어 회로부를 포함하는 SOC를 위한 상기 코어 선택 카운터의 내부 회로도이다.FIG. 9 is an internal circuit diagram of the core selection counter for an SOC including three embedded core circuit units as in FIG. 8.

도 9를 참조하면, 코어 선택 카운터는 코어 선택신호(core_select)에 응답하여 토글링 시 값의 카운팅 동작이 이루어지는 2비트 카운터(700), 상기 2비트 카운터(700)로부터 출력되는 카운트 결과 신호(core_select_0, core_select_1, core_select_2)를 각각 입력받아 입력 제어 신호(input_control)와 논리곱하는 논리곱 게이트(702, 704, 706) 및 상기 2비트 카운터(700)로부터 출력되는 카운트 결과 신호(core_select_0, core_select_1, core_select_2)를 각각 입력받아 쉬프트 인에이블 신호(shift_enable)와 논리곱하는 논리곱 게이트(708, 710, 712)로 이루어진다. 여기서, 2비트 카운터(700)는 상기 도 8의 SOC가 3개의 내장된 코어 회로부를 포함한 경우에 대한 일예이고, 내장된 코어 회로부의 수에 따라 카운터의 크기를 변화시켜 구성할 수 있다.Referring to FIG. 9, the core selection counter is a 2-bit counter 700 that counts a value when toggling in response to the core selection signal core_select, and a count result signal core_select_0 output from the 2-bit counter 700. , the logic product gates 702, 704, and 706 that receive the core_select_1 and core_select_2 inputs and logically multiply the input control signals input_control and the count result signals core_select_0, core_select_1, and core_select_2 that are output from the 2-bit counter 700. Logical gates 708, 710, and 712 are respectively received and logically multiplied with the shift enable signal shift_enable. Here, the 2-bit counter 700 is an example of the case in which the SOC of FIG. 8 includes three embedded core circuit units, and may be configured by changing the size of the counter according to the number of embedded core circuit units.

구체적으로, 코어 선택신호(core_select)에 응답하여 카운트 동작을 수행한 2비트 카운터(700)의 카운터 값이 "00"이면 카운트 결과 신호(core_select_0)가 인에이블되어 제1 내장된 코어 회로부(630)를 테스트하기 위한 입력 제어 신호(input_control_0) 및 쉬프트 인에이블 신호(shift_enable_0)를 인에이블시킨 값을 출력하고, 카운터 값이 "01"이면 카운트 결과 신호(core_select_1)가 인에이블되어 제2 내장된 코어 회로부(640)를 테스트하기 위한 입력 제어 신호(input_control_1) 및 쉬프트 인에이블 신호(shift_enable_1)를 인에이블시킨 값을 출력하고, 카운터 값이 "10"이면 카운트 결과 신호(core_select_2)가 인에이블되어 제3 내장된 코어 회로부(650)를 테스트하기 위한 입력 제어 신호(input_control_2) 및 쉬프트 인에이블 신호(shift_enable_2)를 인에이블시킨 값을 출력한다. In detail, when the counter value of the 2-bit counter 700 that performs the count operation in response to the core select signal core_select is “00”, the count result signal core_select_0 is enabled to enable the first embedded core circuit unit 630. Outputs a value obtained by enabling the input control signal input_control_0 and the shift enable signal shift_enable_0, and if the counter value is "01", the count result signal core_select_1 is enabled and the second embedded core circuit unit A value obtained by enabling the input control signal input_control_1 and the shift enable signal shift_enable_1 for testing the 640 is outputted. When the counter value is “10”, the count result signal core_select_2 is enabled to generate a third internal component. A value obtained by enabling the input control signal input_control_2 and the shift enable signal shift_enable_2 for testing the core circuit unit 650 is output.

이와 같이 상기 코어 선택 카운터(660)로부터 출력되는 입력 제어 신호 및 쉬프트 인에이블 신호에 응답하여 제1 내지 제3 내장된 코어 회로부 각각에 구비된 ISR 체인(610) 및 OSR 체인(620)이 동작함으로써 내장된 3개의 코어 회로부에 대한 테스트 동작을 완전히 수행하게 된다.As described above, in response to the input control signal and the shift enable signal output from the core selection counter 660, the ISR chain 610 and the OSR chain 620 provided in each of the first to third embedded core circuit units operate. This completes the test operation for the three internal core circuits.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은 내장된 코어 회로부의 입 및 출력핀 각각에 간단한 로직 구조의 쉬프트 레지스터 체인 회로부를 구비함으로써 별도의 바운더리 스캔을 설계해야 하는 오버헤드가 없으며, 코어 설계 당시 생성된 테스트 벡터를 그대로 사용하여 내장된 코어 회로부에 대한 테스트를 수행할 수 있는 탁월한 효과가 있다.According to the present invention, the input and output pins of the embedded core circuit part have a simple logic structure shift register chain circuit part, thereby eliminating the overhead of designing a separate boundary scan and eliminating the test vector generated at the time of core design. This can be used to test the built-in core circuitry as it is.

Claims (8)

별도의 바운더리 스캔 없이, 내장된 코어 회로부의 설계 당시 생성된 테스트 벡터를 그대로 사용하여 상기 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서,A system-on-chip for performing a test on the embedded core circuit part using a test vector generated at the time of designing the embedded core circuit part without a separate boundary scan, 상기 내장된 코어 회로부의 다수의 입력핀에 각각 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 입력 쉬프트 레지스터 체인 회로부; 및 The core circuit unit includes a plurality of input shift registers connected to a plurality of input pins of the embedded core circuit unit in a shiftable chain manner, and a shift enable signal and a shifted data in parallel to control a shift operation. Shifting the test vector input into the first input shift register chained in response to a clock control signal and an input control signal to control the signal to be sent to the input shift register, which is then connected to the embedded core circuitry, Or an input shift register chain circuit part outputting the test vector to the embedded core circuit part; And 상기 내장된 코어 회로부의 다수의 출력핀에 각각 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프트시키는 출력 쉬프트 레지스터 체인 회로부를 포함하여, A plurality of output shift registers connected to a plurality of output pins of the embedded core circuit unit in a shiftable chain manner, and the test via the embedded core circuit unit in response to the shift enable signal and the clock signal; And an output shift register chain circuit for shifting the test result data responsive to the vector to the next output shift register coupled thereto, 체인으로 연결된 마지막의 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 하는 시스템-온 칩.Final output of the result data for confirming the result of the test vector from the last output shift register connected in a chain, and the test result for the embedded core circuitry by comparing the output result data with the desired result value of the test vector A system-on chip, characterized in that performing an operation. 제 1 항에 있어서, 상기 다수의 입력 쉬프트 레지스터는 각각,The method of claim 1, wherein the plurality of input shift registers are respectively: 상기 쉬프트 인에이블 신호에 응답하여 상기 노말 데이터 또는 상기 테스트 벡터를 선택적으로 출력하는 제1 선택 수단;First selecting means for selectively outputting the normal data or the test vector in response to the shift enable signal; 상기 클럭 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 입력 쉬프트 레지스터의 테스트 벡터로 쉬프트 출력하는 플립플롭; 및A flip-flop for shifting out data output from said first selecting means in response to said clock signal to a test vector of said input shift register connected next; And 상기 입력 제어 신호에 응답하여 상기 노말 데이터 또는 상기 플립플롭의 출력 신호를 상기 내장된 코어 회로부로 출력하는 제2 선택 수단Second selection means for outputting the normal data or the output signal of the flip-flop to the embedded core circuit unit in response to the input control signal; 을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.System-on a chip comprising a. 제 1 항에 있어서, 상기 다수의 출력 쉬프트 레지스터는 각각,The method of claim 1, wherein each of the plurality of output shift registers, 상기 쉬프트 인에이블 신호에 응답하여 상기 내장된 코어 회로부로부터 출력되는 노말 결과 데이터 또는 상기 테스트 결과 데이터를 선택적으로 출력하는 선택 수단;Selecting means for selectively outputting the normal result data or the test result data output from the embedded core circuit unit in response to the shift enable signal; 상기 클럭 신호에 응답하여 상기 선택 수단으로부터 출력되는 데이터를 다음 에 연결된 상기 출력 쉬프트 레지스터의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭A flip-flop for shifting out data output from said selecting means in response to said clock signal into test result data of said output shift register connected next; 을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.System-on a chip comprising a. 다수의 내장된 코어 회로부를 별도의 바운더리 스캔 없이 상기 내장된 코어 회로부의 설계 당시 각각 생성된 테스트 벡터를 그대로 사용하여 상기 다수의 내장된 코어 회로부에 대한 테스트를 수행하기 위한 시스템-온 칩에 있어서,A system-on chip for performing a test on a plurality of embedded core circuit parts by using test vectors generated at the time of designing the embedded core circuit part without a separate boundary scan without using a separate boundary scan. 상기 내장된 코어 회로부 각각의 입력핀에 연결되는 다수의 입력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 쉬프트 동작을 제어하는 쉬프트 인에이블 신호, 쉬프트된 데이터를 병렬로 상기 내장된 코어 회로부로 보내도록 제어하는 입력 제어 신호 및 클럭 신호에 응답하여 체인으로 연결된 최초의 입력 쉬프트 레지스터로 입력되는 상기 테스트 벡터를 그다음에 연결된 상기 입력 쉬프트 레지스터로 쉬프트시키고, 상기 내장된 코어 회로부로 입력되는 노말 데이터 또는 상기 테스트 벡터를 상기 내장된 코어 회로부로 출력하는 다수의 입력 쉬프트 레지스터 체인 회로부; A plurality of input shift registers connected to the input pins of each of the embedded core circuit units are connected in a shiftable chain manner, and a shift enable signal and shifted data for controlling the shift operation are sent to the embedded core circuit unit in parallel. Shifting the test vector input to the first input shift register chained in response to an input control signal and a clock signal to control the input control signal and then to the input shift register connected next, and normal data or the input to the embedded core circuitry. A plurality of input shift register chain circuits for outputting a test vector to the embedded core circuitry; 상기 내장된 코어 회로부 각각의 출력핀에 연결되는 다수의 출력 쉬프트 레지스터를 쉬프트가 가능한 체인 방식으로 연결하고, 상기 쉬프트 인에이블 신호 및 상기 클럭 신호에 응답하여 상기 내장된 코어 회로부를 거쳐 상기 테스트 벡터에 응답된 테스트 결과 데이터를 그다음에 연결된 상기 출력 쉬프트 레지스터로 쉬프 트시키는 다수의 출력 쉬프트 레지스터 체인 회로부; 및A plurality of output shift registers connected to the output pins of each of the embedded core circuit units may be connected in a shiftable chain manner, and may be connected to the test vector through the embedded core circuit units in response to the shift enable signal and the clock signal. A plurality of output shift register chain circuits for shifting the responded test result data to the next connected output shift register; And 상기 다수의 내장된 코어 회로부 중 하나를 선택하여 테스트하기 위해 코어 선택 신호에 응답하여 상기 입력 제어 신호 및 상기 쉬프트 인에이블 신호를 인에이블시키는 코어 선택 회로부를 포함하여, A core select circuitry for enabling the input control signal and the shift enable signal in response to a core select signal for selecting and testing one of the plurality of embedded core circuitry, 상기 코어 선택 회로부로부터 출력되는 인에이블된 상기 입력 제어 신호 및 상기 쉬프트 인에이블 신호에 응답하여 그에 응답된 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하고, 상기 내장된 코어 회로부의 출력 쉬프트 레지스터 체인 회로부에 연결된 마지막 출력 쉬프트 레지스터로부터 상기 테스트 벡터에 대한 결과를 확인할 수 있는 결과 데이터를 최종 출력하고, 출력된 결과 데이터와 상기 테스트 벡터의 원하는 결과값을 서로 비교하여 선택된 상기 내장된 코어 회로부에 대한 테스트 동작을 수행하는 것을 특징으로 하는 시스템-온 칩.In response to the enabled input control signal and the shift enable signal output from the core selection circuit unit, and performing a test operation on the embedded core circuit unit in response thereto, and output shift register chain circuit unit of the embedded core circuit unit. A test operation for the selected core circuit unit selected by finally outputting the result data for confirming the result of the test vector from the last output shift register connected to and comparing the output result data with a desired result value of the test vector. System-on a chip, characterized in that for performing. 제 4 항에 있어서, 상기 다수의 입력 쉬프트 레지스터는 각각,The method of claim 4, wherein the plurality of input shift registers are respectively: 상기 쉬프트 인에이블 신호에 응답하여 상기 노말 데이터 또는 상기 테스트 벡터를 선택적으로 출력하는 제1 선택 수단;First selecting means for selectively outputting the normal data or the test vector in response to the shift enable signal; 상기 클럭 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 입력 쉬프트 레지스터의 테스트 벡터로 쉬프트 출력하는 플립플롭; 및A flip-flop for shifting out data output from said first selecting means in response to said clock signal to a test vector of said input shift register connected next; And 상기 입력 제어 신호에 응답하여 상기 노말 데이터 또는 상기 플립플롭의 출 력 신호를 상기 내장된 코어 회로부로 출력하는 제2 선택 수단Second selection means for outputting the normal data or the output signal of the flip-flop to the embedded core circuit unit in response to the input control signal; 을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.System-on a chip comprising a. 제 4 항에 있어서, 상기 다수의 출력 쉬프트 레지스터는 각각,The method of claim 4, wherein the plurality of output shift registers are respectively: 상기 쉬프트 인에이블 신호에 응답하여 상기 내장된 코어 회로부로부터 출력되는 노말 결과 데이터 또는 상기 테스트 결과 데이터를 선택적으로 출력하는 선택 수단;Selecting means for selectively outputting the normal result data or the test result data output from the embedded core circuit unit in response to the shift enable signal; 상기 클럭 신호에 응답하여 상기 선택 수단으로부터 출력되는 데이터를 다음에 연결된 상기 출력 쉬프트 레지스터의 테스트 결과 데이터로 쉬프트 출력하는 플립플롭A flip-flop for shifting out the data output from the selecting means in response to the clock signal to the test result data of the output shift register connected next; 을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.System-on a chip comprising a. 제 4 항에 있어서, 상기 코어 선택 회로부는,The method of claim 4, wherein the core selection circuit unit, 상기 코어 선택신호에 응답하여 상기 코어 선택 신호의 토글링 시 카운팅 동작을 수행하는 카운팅 수단;Counting means for performing a counting operation when toggling the core selection signal in response to the core selection signal; 상기 카운팅 수단으로부터 출력되는 다수 비트의 카운트 결과 신호를 입력받아 상기 입력 제어 신호와 각각 논리곱하는 다수의 제1 논리곱 수단; 및 A plurality of first AND products each receiving a plurality of count result signals outputted from the counting means and logically ANDing the input control signal; And 상기 카운팅 수단으로부터 출력되는 다수 비트의 카운트 결과 신호를 입력받 아 상기 쉬프트 인에이블 신호와 각각 논리곱하는 다수의 제2 논리곱 수단A plurality of second AND products each receiving a plurality of count result signals output from the counting means and logically ANDing the shift enable signal; 을 포함하여 이루어지는 것을 특징으로 하는 시스템-온 칩.System-on a chip comprising a. 제 7 항에 있어서, 상기 카운팅 수단은,The method of claim 7, wherein the counting means, 상기 시스템-온 칩에 구비된 상기 다수의 내장된 코어 회로부의 수에 따라 카운팅 비트의 크기가 결정되는 것을 특징으로 하는 시스템-온 칩.And a counting bit size is determined according to the number of embedded core circuits included in the system-on chip.
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