KR200265570Y1 - Radar Digital Simulator - Google Patents

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KR200265570Y1 KR2019970009602U KR19970009602U KR200265570Y1 KR 200265570 Y1 KR200265570 Y1 KR 200265570Y1 KR 2019970009602 U KR2019970009602 U KR 2019970009602U KR 19970009602 U KR19970009602 U KR 19970009602U KR 200265570 Y1 KR200265570 Y1 KR 200265570Y1
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Abstract

본 고안은 레이다의 디지털 모의 시험 장치에 관한 것으로서, 레이다의 디지털 모의 시험 장치는, 레이다 탐지 표적에 대한 가상 정보를 생성하여 전송하는 컴퓨터시스템; 컴퓨터시스템으로부터 표적에 대한 가상 정보를 전송 받아 저장하는 제1메모리부 및 제1메모리부로부터 블록 단위로 표적 정보를 전송받아 저장하는 제2메모리부를 구비하고, 입출력되는 데이터의 인터페이스를 담당하는 인터페이스 장치; 및 인터페이스 장치의 제1메모리부 및 제2메모리부에 저장된 정보를 블록 단위로 저장하고 전송하는 동기 클록을 위한 제1클록 및 제2 메모리부에 저장된 정보를 소정의 크기를 갖는 셀단위로 저장하고 전송하는 동기 클록을 위한 제2클록을 제공하고, 인터페이스 장치로부터의 출력 정보를 신호처리하여 가상의 표적 정보에 대한 소정의 성능을 디스플레이하는 신호처리기를 포함함을 특징으로 한다.The present invention relates to a digital simulation apparatus of a radar, the digital simulation apparatus of the radar, a computer system for generating and transmitting virtual information about the radar detection target; An interface device having a first memory unit for receiving and storing the virtual information about the target from the computer system and a second memory unit for receiving and storing the target information in block units from the first memory unit, and the interface device for the interface of the input and output data ; And storing the information stored in the first clock and the second memory unit for the synchronous clock for storing and transmitting the information stored in the first memory unit and the second memory unit of the interface device in units of blocks, and in a cell unit having a predetermined size. And a signal processor for providing a second clock for the synchronous clock to transmit and for signal processing the output information from the interface device to display predetermined performance for the virtual target information.

본 고안에 의하면, 레이다의 디지털 모의 시험 장치를 제공함으로써 아날로그 변환 과정을 생략한 디지털 신호를 그대로 전송하여 신호처리기 내부의 디지털 변환 과정이 생략되고 또한 아날로그 변환과 디지털 변환 모두를 생략함에 따라 전송 신호의 정밀도가 높아져 레이다의 가상 표적에 대한 각 종 정보를 신호처리기에서 다양하게 처리할 수 있다.According to the present invention, by providing a digital simulation apparatus of the radar transmits the digital signal without the analog conversion process as it is, the digital conversion process in the signal processor is omitted, and both the analog conversion and the digital conversion are omitted. The increased precision allows the signal processor to process a variety of information about the radar's virtual target.

Description

레이다의 디지털 모의 시험기Radar Digital Simulator

본 고안은 레이다의 모의 시험 장치에 관한 것으로서, 특히 신호의 아날로그 변환 과정을 생략하여 디지털 신호만으로 각종 시험 성능을 나타내도록 한 레이다의 디지털 모의 시험 장치에 관한 것이다.The present invention relates to a radar simulation apparatus, and more particularly, to a digital simulation apparatus of a radar in which various types of test performances are represented only by a digital signal by omitting an analog conversion process of a signal.

종래의 레이다 모의 시험 장치는 도 1에 도시된 바와 같이 컴퓨터시스템(100), 아날로그변환기(DAC)(120) 및 신호처리기(140)를 포함한다. 여기서 컴퓨터시스템(100)은 내부 메모리에 다양한 종류의 표적(target)에 대한 위치,거리, 방향등의 가상의 정보를 저장한다. 아날로그변환기(120)는 컴퓨터시스템(100)의 데이터버스를 통해 전송된 표적 관련 데이터를 60 메가 헤르쯔 정도의 중간 주파수대의 아날로그 신호로 변환한다. 신호처리기(140)는 그 내부에 디지털변환기와 DSP(Digital Signal Processor)를 포함하고 아날로그 신호를 수신하여 디지털신호변환기를 통해 디지털 신호로 변환 시키고 그 변환된 신호를 계산이 빠르게 수행되는 DSP 프로세서로 출력하여 소정의 프로그램에 따라 신호를 처리하고 그 결과를 디스플레이 한다. 실제로 레이다 시험 장치는 컴퓨터시스템(100)으로부터 표적 정보를 얻는 것이 아닌 실제 레이다 신호를 얻어 아날로그 변환기(120)로 전송한다. 아날로그 변환기(120)는 원래 고주파 레이다 신호를 표적에 발사했을 때 표적이 반사한 RF(Radar Frequency) 신호를 신호처리기(140)가 처리하기 쉬운 중주파수대인 60 메가 헤르쯔로 변환하는 장치이다. 신호처리기(140)는 중주파수대의 아날로그 신호를 수신하여 디지털 변환한 후 자체 프로그램에 의해 그에 따른 신호를 처리 및 디스플레이한다. 종래의 레이다 모의 시험 장치는 레이다 표적 신호에 대한 처리 성능을 시험하기 위해 가상의 표적정보를 제공하는 컴퓨터시스템(100)을 이미 존재하는 레이다 시험 장치의 레이다 신호 입력 신호 제공자로서 대치한 것이다.The conventional radar simulation apparatus includes a computer system 100, an analog converter (DAC) 120, and a signal processor 140 as shown in FIG. In this case, the computer system 100 stores virtual information such as position, distance, and direction of various types of targets in the internal memory. The analog converter 120 converts the target related data transmitted through the data bus of the computer system 100 into an analog signal of about 60 megahertz. The signal processor 140 includes a digital converter and a DSP (Digital Signal Processor) therein, receives an analog signal, converts the digital signal into a digital signal through a digital signal converter, and outputs the converted signal to a DSP processor which performs calculation quickly. Process the signal according to a predetermined program and display the result. In practice, the radar test apparatus does not obtain target information from the computer system 100, but obtains an actual radar signal and transmits it to the analog converter 120. The analog converter 120 is a device that converts a radio frequency (Radar Frequency) signal reflected by the target to 60 megahertz, which is easy to be processed by the signal processor 140 when the original high frequency radar signal is emitted to the target. The signal processor 140 receives and converts the analog signal of the medium frequency band to digital, and processes and displays the signal according to its own program. The conventional radar simulation device replaces the computer system 100 that provides virtual target information to test the processing performance of the radar target signal as a radar signal input signal provider of an existing radar test device.

컴퓨터시스템(100)의 레이다 표적 가상 정보는 이미 변환할 필요가 없는 완성된 신호이며, 단지 신호처리기(140)에 전송하여 신호처리기(140)의 처리 성능을 시험하기 위한 것이므로 아날로그 변환 및 신호처리기(140)내에서의 디지털 변환이 불필요하며 만약 그대로 각 변환 과정을 거치게 되면 오히려 원래의 신호의 정밀도가 떨어지고 결국 정밀한 신호 처리에 대한 신호처리기(140)의 성능을 충분히 시험할 수 없다.The radar target virtual information of the computer system 100 is a completed signal that does not need to be converted already, and is only transmitted to the signal processor 140 to test the processing performance of the signal processor 140, so that the analog conversion and signal processor ( Digital conversion in 140 is unnecessary, and if the conversion process is performed as it is, the precision of the original signal is lowered, and thus the performance of the signal processor 140 cannot be fully tested for precise signal processing.

본 고안은 상술한 종래의 레이다 모의 시험 장치에서 발생되는 문제점을 해결하기 위해 창출된 것으로서, 아날로그 변환 과정을 생략한 디지털 신호가 그대로 전송되어 신호처리기 내부의 디지털 변환 과정이 생략되고 또한 아날로그 변환과 디지털 변환 모두를 생략함에 따라 전송 신호의 정밀도가 높아져 레이다의 가상 표적에 대한 각 종 정보를 신호처리기에서 다양하게 처리할 수 있는 레이다의 디지털 모의 시험 장치를 제공함에 그 목적이 있다.The present invention was created in order to solve the problems caused by the above-described conventional radar simulation apparatus, and the digital signal without the analog conversion process is transmitted as it is, so that the digital conversion process inside the signal processor is omitted and the analog conversion and digital The purpose of the present invention is to provide a radar digital simulation apparatus capable of processing various kinds of information about the virtual target of the radar by increasing the precision of the transmission signal by omitting all the transformations.

도 1은 종래의 레이다 모의 시험 장치의 블록도를 도시한 것이다.1 shows a block diagram of a conventional radar simulation test apparatus.

도 2는 본 고안에 의한 레이다의 디지털 모의 시험 장치의 블록도를 도시한 것이다.Figure 2 shows a block diagram of a digital simulation apparatus of the radar according to the present invention.

도 3은 도 2에 도시된 인터페이스 장치의 상세한 블록도를 도시한 것이다.3 is a detailed block diagram of the interface device shown in FIG. 2.

상기의 목적을 달성하기 위한, 가상의 표적에 대해 신호 처리하여 성능을 시험하는 레이다의 디지털 모의 시험 장치는, 레이다 탐지 표적에 대한 가상 정보를 생성하여 전송하는 컴퓨터시스템; 상기 컴퓨터시스템으로부터 상기 표적에 대한 가상 정보를 전송 받아 저장하는 제1메모리부 및 상기 제1메모리부로부터 블록 단위로 상기 표적 정보를 전송 받아 저장하는 제2메모리부를 구비하고, 입출력되는 데이터의 인터페이스를 담당하는 인터페이스 장치; 및 상기 인터페이스 장치의 제1메모리부 및 제2메모리부에 저장된 정보를 블록 단위로 저장하고 전송하는 동기 클록을 위한 제1클록 및 상기 제2 메모리부에 저장된 정보를 소정의 크기를 갖는 셀단위로 저장하고 전송하는 동기 클록을 위한 제2클록을 제공하고, 상기 인터페이스 장치로부터의 출력 정보를 신호처리하여 상기 가상의 표적 정보에 대한 소정의 성능을 디스플레이하는 신호처리기를 포함함을 특징으로 한다.To achieve the above object, a digital simulation test apparatus of a radar for performing signal processing on a virtual target and testing the performance includes a computer system for generating and transmitting virtual information about a radar detection target; A first memory unit configured to receive and store virtual information about the target from the computer system, and a second memory unit configured to receive and store the target information in block units from the first memory unit, and to input and output an interface of data input and output. An interface device in charge; And a first clock for a synchronous clock for storing and transmitting information stored in a first memory unit and a second memory unit of the interface device in units of blocks, and storing information stored in the second memory unit in units of cells having a predetermined size. And a signal processor for providing a second clock for storing and transmitting a synchronous clock, and for processing the output information from the interface device to display a predetermined performance for the virtual target information.

이하에서 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 고안에 의한 레이다의 디지털 모의 시험 장치의 블록도를 도시한 것으로서, 레이다의 디지털 모의 시험 장치는 컴퓨터시스템(200), 인터페이스(interface) 역할을 하는 인터페이스 장치(220) 및 신호처리기(240)로 구성된다. 컴퓨터시스템(200)는 표적에 레이다를 발사했을 때 표적을 맞추고 반사되는 신호(RF 신호)를 분석한 가상의 표적 정보인 표적과 레이다 발사 지점과의 거리, 표적의 방향 또는 위치등에 관한 각 종 표적 정보를 만들어 저장하며 전송 버스를 통해 표적의 정보를 출력한다. 여기서 컴퓨터시스템의 전송 버스는 VME 버스가 가장 적합하다. 컴퓨터시스템로부터 전송된 가상의 표적 정보는 인터페이스 장치(220)로 전송된다. 인터페이스 장치(220)에서는 각각의 표적 정보를 블록별로 처리하여 저장 및 출력한다. 신호처리기(240)는 내부에 정보 처리가 빠른 마이크로프로세서인 DSP가 들어 있어 입력되는 표적 정보를 분석 및 가공하여 사용자에게 레이다 표적에 관한 상세한 정보를 시각적으로 디스플레이 해주는 장치이다.2 is a block diagram of a digital simulation test apparatus of the radar according to the present invention, the digital simulation test apparatus of the radar is a computer system 200, an interface device 220 serving as an interface (interface) and a signal processor ( 240). The computer system 200 targets various types of targets, which are virtual target information that analyzes a reflected signal (RF signal) when a radar is fired on a target and a distance between a target and a radar firing point, a direction or a position of the target It creates and stores the information and outputs the information of the target through the transmission bus. Here, the VME bus is most suitable for the transmission bus of the computer system. The virtual target information transmitted from the computer system is transmitted to the interface device 220. The interface device 220 processes and stores each target information block by block. The signal processor 240 includes a DSP, which is a microprocessor for fast information processing, to visually display detailed information about a radar target by analyzing and processing input target information.

도 3은 도 2에 도시된 레이타의 디지털 모의 시험 장치의 인터페이스 장치(220)를 보다 상세하게 도시한 블록도로서, 인터페이스 장치(220)는 제1메모리부(2200) 및 제2메모리부(2210)로 구성되고, 여기서 제1메모리부(2200)는 제1메모리(2201), 제2메모리(2202)를 포함하며 제2메모리부(2210)는 제1FIFO메모리(2211), 제2FIFO메모리(2212)를 포함한다.FIG. 3 is a block diagram illustrating in detail the interface device 220 of the digital simulation test apparatus of Leita shown in FIG. 2. The interface device 220 includes a first memory unit 2200 and a second memory unit 2210. Wherein the first memory unit 2200 includes a first memory 2201 and a second memory 2202, and the second memory unit 2210 includes a first FIFO memory 2211 and a second FIFO memory 2212. ).

이하에서 상술한 구성에 따른 본 발명의 동작을 설명한다.Hereinafter, the operation of the present invention according to the above-described configuration will be described.

컴퓨터시스템(200)으로부터 가공되어 전송되는 가상 표적 정보는 VME 버스인 전송라인을 통해 인터페이스 장치(220)의 제1메모리부(2200)에 저장되고 제2메모리부(2210)를 통해 신호처리기(240)로 순차적으로 출력된다. 이 때 가상 표적 정보의 제1메모리부(2200) 및 제2메모리부(2210)로의 저장 타이밍 및 전송 타이밍은 신호처리기(240)에서 제공되는 두 종류의 클록신호(CK1, CK2)에 따른다. 제1메모리부(2200)에 컴퓨터시스템(200)으로부터 가상 표적 정보가 입력될 때 신호처리기(240)에서 제공되는 CK1 펄스 라인을 통해 CK1 펄스가 제공되면 제1메모리(2201)(또는 제2메모리(2202))로의 저장을 마치고 이어서 전송되는 표적 정보에 대해서는 나머지 제2메모리(2202)(또는 제1메모리(2201))에 저장한다. 즉, 신호처리기(240)로부터 출력되는 CK1에 동기하여 제1메모리(2201)와 제2메모리(2202)가 교대로 상기 컴퓨터시스템(200)에서 전송된 가상 표적 정보를 블록단위로 저장하며 제2메모리부(2210)의 블록단위 저장 및 출력도 상기와 같은 방식으로 CK1에 동기된다. 보다 자세히 설명하면 신호처리기(240)로부터 제공되는 제1클록에 맞추어 제1메모리(2201)과 제2메모리(2202)는 교대로 컴퓨터시스템(200)에서 전송된 가상 표적 정보를 블록단위로 저장하며, 이 때 제1메모리(2201)가 컴퓨터시스템(200)으로부터 가상 표적 정보를 전송받으면 제2메모리(2202)는 저장한 표적 정보를 제2메모리부(2210)로 출력하고 반대로 제2메모리(2202)가 컴퓨터시스템(200)으로부터 가상 표적 정보를 전송받으면 제1메모리(2201)가 저장한 표적 정보를 제2메모리부(2210)로 출력시킨다. 또한 신호처리기(240)로부터 출력되는 제1클록에 맞추어 제1FIFO메모리(2211)와제2FIFO메모리(2212)가 교대로 제1메모리부(2200)에서 전송된 가상 표적 정보를 블록단위로 저장 및 출력하며, 이 때 제1FIFO메모리(2211)가 제1메모리부(2200)로부터 가상 표적 정보를 전송받을 때 제2FIFO메모리(2212)는 저장한 가상 표적 정보를 신호처리기(240)로 출력하고 반대로 제2FIFO메모리(2212)가 제1메모리부(2200)로부터 가상 표적 정보를 전송받을 때는 제1FIFO메모리(2211)가 저장된 가상 표적 정보를 상기 신호처리기(240)로 출력한다. 제2메모리부(2210)의 각 셀 단위별 표적 정보 저장 및 출력은 신호처리기(240)로부터 제공되는 제2클록에 동기되어 수행된다. 컴퓨터시스템으로부터의 표적 정보가 상술한 바와 같이 아날로그 신호변환을 거치지 않고 디지털 신호로서 그대로 전송되므로, 신호처리기(240)내에서 디지털 변환 과정이 불필요하다. 따라서 제2메모리부(2210)의 출력 데이터는 신호처리기(240)의 아날로그 버스 라인이 아닌 디지털 버스 라인에 직접 출력된다.The virtual target information processed and transmitted from the computer system 200 is stored in the first memory unit 2200 of the interface device 220 through a transmission line which is a VME bus and the signal processor 240 through the second memory unit 2210. Are output sequentially. At this time, the storage timing and the transmission timing of the virtual target information to the first memory unit 2200 and the second memory unit 2210 depend on two types of clock signals CK1 and CK2 provided by the signal processor 240. When the CK1 pulse is provided through the CK1 pulse line provided by the signal processor 240 when the virtual target information is input to the first memory unit 2200 from the computer system 200, the first memory 2201 (or the second memory). After the data is stored in the storage unit 2202, the target information to be transmitted is stored in the remaining second memory 2202 (or the first memory 2201). That is, the first memory 2201 and the second memory 2202 alternately store the virtual target information transmitted from the computer system 200 in block units in synchronization with CK1 output from the signal processor 240, and perform the second block. The block unit storage and output of the memory unit 2210 are also synchronized to CK1 in the same manner as described above. In more detail, in accordance with the first clock provided from the signal processor 240, the first memory 2201 and the second memory 2202 alternately store virtual target information transmitted from the computer system 200 in block units. In this case, when the first memory 2201 receives the virtual target information from the computer system 200, the second memory 2202 outputs the stored target information to the second memory unit 2210, and conversely, the second memory 2202. When the virtual target information is received from the computer system 200, the target memory 2201 outputs the target information stored in the first memory 2201 to the second memory unit 2210. In addition, the first FIFO memory 2211 and the second FIFO memory 2212 alternately store and output the virtual target information transmitted from the first memory unit 2200 in block units according to the first clock output from the signal processor 240. In this case, when the first FIFO memory 2211 receives the virtual target information from the first memory unit 2200, the second FIFO memory 2212 outputs the stored virtual target information to the signal processor 240 and vice versa. When 2212 receives the virtual target information from the first memory unit 2200, the first FIFO memory 2211 outputs the stored virtual target information to the signal processor 240. Target information storage and output of each cell unit of the second memory unit 2210 is performed in synchronization with a second clock provided from the signal processor 240. Since the target information from the computer system is transmitted as it is as a digital signal without going through the analog signal conversion as described above, the digital conversion process in the signal processor 240 is unnecessary. Therefore, the output data of the second memory unit 2210 is directly output to the digital bus line rather than the analog bus line of the signal processor 240.

본 고안에 의하면, 아날로그 변환 과정을 생략한 디지털 신호를 그대로 전송하여 신호처리기 내부에서 디지털 변환 과정을 생략할 수 있게 되고 각 변환 과정 생략에 따라 신호의 정밀도가 높아져 레이다의 가상 표적에 대한 각 종 정보를 신호처리기에서 다양하게 시험해 볼 수 있다.According to the present invention, it is possible to omit the digital conversion process in the signal processor by transmitting a digital signal without the analog conversion process, and the accuracy of the signal is increased according to the omission of each conversion process. Can be tested in a variety of ways.

Claims (3)

가상의 표적에 대해 신호 처리하여 성능을 시험하는 레이다의 디지털 모의 시험 장치에 있어서,In the radar digital simulation device that performs a signal processing on a virtual target to test the performance, 레이다 탐지 표적에 대한 가상 정보를 생성하여 전송하는 컴퓨터시스템;A computer system for generating and transmitting virtual information about the radar detection target; 상기 컴퓨터시스템으로부터 상기 표적에 대한 가상 정보를 전송 받아 저장하는 제1메모리부 및 상기 제1메모리부로부터 블록 단위로 상기 표적 정보를 전송 받아 저장하는 제2메모리부를 구비하고, 입출력되는 데이터의 인터페이스를 담당하는 인터페이스 장치; 및A first memory unit configured to receive and store virtual information about the target from the computer system, and a second memory unit configured to receive and store the target information in block units from the first memory unit, and to input and output an interface of data input and output. An interface device in charge; And 상기 인터페이스 장치의 제1메모리부 및 제2메모리부에 저장된 정보를 블록 단위로 저장하고 전송하는 동기 클록을 위한 제1클록 및 상기 제2 메모리부에 저장된 정보를 소정의 크기를 갖는 셀단위로 저장하고 전송하는 동기 클록을 위한 제2클록을 제공하고, 상기 인터페이스 장치로부터의 출력 정보를 신호처리하여 상기 가상의 표적 정보에 대한 소정의 성능을 디스플레이하는 신호처리기를 포함함을 특징으로 하는 레이다의 디지털 모의 시험 장치.A first clock for a synchronous clock for storing and transmitting information stored in a first memory unit and a second memory unit of the interface device in units of blocks, and storing information stored in the second memory unit in units of cells having a predetermined size; And a signal processor for providing a second clock for a synchronous clock for transmitting and transmitting, and for processing the output information from the interface device to display a predetermined performance for the virtual target information. Simulator. 제 1항에 있어서, 상기 인터페이스 장치는The method of claim 1, wherein the interface device 상기 컴퓨터시스템으로부터 가상의 표적 정보를 전송받아 상기 신호처리부로부터 출력되는 제1클록에 의해 블록 단위로 저장하는 제1메모리 ;A first memory for receiving virtual target information from the computer system and storing the target information in block units by a first clock output from the signal processor; 상기 제1메모리와 교대로 상기 컴퓨터시스템으로부터 전송된 가상 표적 정보를 상기 신호처리부로부터 출력된 제1클록에 의해 블록 단위로 저장하는 제2메모리;A second memory for storing virtual target information transmitted from the computer system alternately with the first memory in units of blocks by a first clock output from the signal processor; 상기 제1클록에 맞추어 상기 제1메모리에 저장된 정보를 블록단위로 저장하고 저장된 정보를 상기 신호처리기로부터 출력되는 제2클록에 동기시켜 소정의 셀단위로 출력하는 제1FIFO 메모리; 및A first FIFO memory for storing information stored in the first memory in units of blocks according to the first clock and outputting the stored information in predetermined cell units in synchronization with a second clock output from the signal processor; And 상기 제1클록에 맞추어 상기 제2메모리에 저장된 정보를 블록단위로 전송받아 저장하고 저장된 정보를 상기 신호처리기로부터 출력되는 제2클록에 동기시켜 상기 제1FIFO 메모리와 교대로 소정의 셀단위로 출력하는 제2FIFO 메모리를 구비함을 특징으로 하는 레이다의 디지털 모의 시험 장치.Receiving and storing information stored in the second memory in units of blocks according to the first clock, and outputting the stored information in predetermined cell units alternately with the first FIFO memory in synchronization with a second clock output from the signal processor. A radar digital simulation device comprising a second FIFO memory. 제 1항에 있어서, 상기 컴퓨터시스템과 상기 인터페이스 장치는The method of claim 1, wherein the computer system and the interface device 브이엠이(VME) 버스를 통해서 연결됨을 특징으로 하는 레이다의 디지털 모의 시험 장치.A radar digital simulation device characterized by being connected via a VME bus.
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