KR200259851Y1 - 전류리플을 방지하기 위한 대전력트랜지스터(igbt)의 데드타임 보상장치 - Google Patents

Abstract

개시된 고안은 전류리플을 방지하기 위한 대전력트랜지스터(IGBT)의 데드타임 보상장치에 관한 것으로, 특히 유도전동기의 회전속도와 방향을 결정하는 대전력트랜지스터(IGBT)에 인가되는 스위칭신호들의 부정합에 의해 전류리플이 발생되는 것을 방지하기 위한 것이다. 본 발명은 유도전동기의 회전속도와 방향을 전반적으로 통제하는 제어부가 스위칭시간과 위상을 결정하는 소정 제어신호를 출력하고, 이 제어신호에 근거하여 한쌍의 대전력트랜지스터를 구동하기 위한 스위칭신호를 생성하여 인가하므로써 스위칭신호들의 구간 불일치에 의한 전류리플의 발생을 근원적으로 방지할 수 있는 효과가 있다.

Description

전류리플을 방지하기 위한 대전력트랜지스터(IGBT)의 데드타임 보상장치

본 고안은 전류리플을 방지하기 위한 대전력트랜지스터(IGBT)의 데드타임 보상장치에 관한 것이다.

일반적으로, 유도전동기를 구동제어하기 위해 대전력트랜지스터(IGBT)를 사용하며, 2개의 대전력트랜지스터(IGBT)가 한쌍을 이루고 3상제어를 위해 3쌍의 대전력트랜지스터(IGBT)를 사용한다. 각 쌍의 대전력트랜지스터(IGBT)에 인가되는 스위칭신호는 해당 대전력트랜지스터의 베이스단에 교대로 액티브한 스위칭신호('온')를 인가하므로써 유도전동기의 회전속도를 조절하거나 방향을 전환하게 된다. 즉, 한쌍의 대전력트랜지스터에 인가되는 스위칭신호는 교호로 인가되도록 발생하므로 한쪽 대전력트랜지스터의 베이스단에 '온'신호가 인가일때 다른 쪽의 대전력트랜지스터의 베이스단에 '오프'신호가 인가되며, 온신호가 인가된 베이스단에는 이어 '오프'신호가 인가되고, 오프신호가 인가된 베이스단에는 이어 '온'신호가 교대로 인가된다. 이때, 양쪽 대전력트랜지스터 모두에 '온'신호가 인가되면 암단락(ARM SHORT)현상이 발생하게 된다.

한쌍의 대전력트랜지스터는 전원과 접지 사이에 회로연결되며, 어느 하나의 대전력트랜지스터가 '오프'→'온'시키기 위한 스위칭신호를 인가받을때 나머지 대전력트랜지스터는 '온'→'오프'되기 위한 스위칭신호를 인가받는 경우, 대전력트랜지스터의 전압강하특성상 전자의 대전력트랜지스터의 동작속도가 느려져 암단락이 발생한다.

이를 방지하기 위해, 대전력트랜지스터에 인가되는 신호를 소정 지연하여 인가하기 위한 데드타임(DEAD TIME)을 두어 암단락을 방지하는 것을 데드타임보상이라 한다. 이를 도 2(A)에 따라 간단히 설명한다. 도 2(A)는 스위칭신호의 펄스간격이 샘플링간격 보다 짧은 경우이다. 도 2(A)에서 위쪽의 스위칭신호는 전원측의 대전력트랜지스터에 인가되고,아래쪽의 스위칭신호는 접지측의 대전력트랜지스터에 인가되는 경우 소정 데드타임을 두고 해당 대전력트랜지스터에 스위칭신호들이 인가됨에 따라 데드타임보상을 하여 정상동작을 수행하게 된다.

그러나, 전원과 접지측의 대전력트랜지스터에 인가되는 스위칭신호의 펄스간격이 샘플링간격 보다 긴 경우에는 도 2(B)에 도시한 펄스파형과 같이 '온'신호에 데드타임보상을 위한 구간(P,Q)에서 대전력트랜지스터가 스위칭동작을 하게된다. 이에 따라 도 2(B)와 같은 스위칭신호가 전력트랜지스터에 인가되면 구간(P,Q)에서 전류리플현상이 발생하게 된다.

따라서,본 발명의 목적은 스위칭펄스간격과 샘플링간격이 상이한 경우에도 대전력트랜지스터에서의 암단락방지을 위해 데드타임보상을 적용함에 따른 전류리플현상을 근원적으로 해소할 수 있는 전류리플을 방지하기 위한 대전력트랜지스터의 데드타임 보상장치를 제공함에 있다.

도 1은 본 발명에 따른 대전력트랜지스터(IGBT)의 데드타임 보상장치의 구성도,

도 2는 본 발명에 따른 데드타임 보상동작을 설명하기 위한 파형도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 제어부 11 : 펄스발생부

12 : 플립플롭부 13 : 보상부

14 : 로직연산부 15 : 유도전동기

상기와 같은 본 고안의 목적은 유도전동기의 대전력트랜지스터를 스위칭하는 동작에 의해 발생되는 전류리플을 방지하기 위한 장치에 있어서, 상기 대전력트랜지스터의 온/오프에 대한 스위칭시간간격에 대한 제 1제어신호와 계수시점을 명령하는 제 2제어신호와 스위칭신호의 전류방향에 대한 제 3제어신호 및 데드타임보상을 명령하는 제 4제어신호를 출력하는 제어부; 상기 제어부로부터 인가되는 제 2제어신호에 응답하여 계수하는 계수기를 구비하고, 상기 제 1제어신호에 대응하는 스위칭시간간격으로 구형펄스신호를 출력하는 펄스발생부; 상기 펄스발생부의 계수완료신호와 제어부로부터의 제 3제어신호를 인가받는 플립플롭을 구비하고, 상기 계수완료신호의 에지에서 상기 제 3제어신호에 따라 사전 설정된 정보부호신호를 출력하는 플립플립제어부; 상기 제어부의 제 4제어신호에 따라 펄스발생부로부터 인가되는 구형펄신호에 대응하는 보상제어신호를 출력하는 보상부; 및 상기 플립플립제어부의 정보부호신호와 보상부의 보상제어신호를 인가받는 논리게이트를 구비하고, 상기 보상제어신호에 응답하여 상기 정보부호신호에 대응하는 제 1 및 제 2스위칭신호를 상기 유도전동기의 해당 대전력트랜지스터로 각각 출력하는 로직연산부에 의하여 달성된다.

이하, 본 고안의 일실시예를 첨부도면을 참조하여 상세히 설명한다.

도 1은 본 발명에 따른 대전력트랜지스터(IGBT)의 데드타임 보상장치의 구성도이다. 제어부(10)는 유도전동기의 회전속도와 방향을 제어하기 위한 전반적인 동작을 제어하며, 이를 위해 제 1 내지 제 4제어신호(,!,",#,$)를 각 구성부로 출력한다.

제어부(10)는 대전력트랜지스터의 온/오프를 제어하기 위해 스위칭시간간격에 대한 제 1제어신호(,!)와 계수시작을 명령하기 위한 제 2제어신호(,#)를 펄스발생부(11)로 출력하고, 대전력트랜지스터의 회전방향을 변경하기 위해 스위칭신호의 전류방향에 대한 제 3제어신호(,")를 플립플롭부(12)로 출력한다. 또, 제어부(10)는 데드타임보상을 개시하기 위한 제 4제어신호(,$)를 보상부(13)로 출력한다.

상기 펄스발생부(11)는 제 2제어신호(,#)에 응답하여 계수하는 계수기를 구비한다. 펄스발생부(11)는 계수동작의 시작을 명령하는 제 2제어신호(,#)가 인가되면 계수기를 작동시켜 계수하면서 상기 제 1제어신호(,!)에 따른 스위칭시간간격으로 구형펄스신호(,*)를 보상부(13)로 출력한다. 또, 펄스발생부(11)는 계수동작이 완료되면 계수완료신호(,%)를 플립플롭부(12)로 출력한다.

플립플롭부(12)는 계수완료신호(,%)와 제어부(10)로부터의 제 3제어신호(,")를 인가받는 플립플롭을 구비한다. 플립플롭부(12)는 계수완료신호의 에지에서 제 3제어신호(,")에 따라 연산된 정보부호신호(,&)를 출력하며, 이 정보부호신호(,&)는 제어부(10)와 사전 약정된 신호이다.

보상부(13)는 펄스발생부(11)로부터 구형펄스신호(,*)를 인가받고, 출력여부를 명령하는 제 4제어신호(,$)에 따라 데드타임보상을 위한 보상제어신호(,))를 로직연산부(14)로 출력한다. 보상부(13)는 인에블상태의 제 4제어신호(,$)가 인가되면 보상제어신호(,))를 출력하는 반면에 디스에이블상태의 제 4제어신호(,$)가 인가되면 보상제어신호(,))를 출력하지 않고 리셋상태로 전환한다.

로직연산부(14)는 정보부호신호(,&)와 보상제어신호(,))를 각각 인가받는 논리게이트를 구비하고 있으며, 논리연산에 의해 만들어지는 스위칭신호는 유도전동기(15)의 대전력트랜지스터의 베이스단에 각각 인가된다. 한쌍의 대전력트랜지스터에 인가되는 제 1 및 제 2스위칭신호(,',()는 서로 교대로 인가된다.

제어부(10)는 제 1 및 제 2스위칭신호(,',()에 대한 스위칭펄스간격이 샘플링펄스간격 보다 작은 경우 데드타임보상이 이루어지도록 제 1 내지 제 4제어신호(,!,",#,$)를 출력하여 도 2(A)와 같은 스위칭신호가 대전력트랜지스터에 인가된다. 반면에, 도 2(A)의 위쪽에 도시한 데드타임주기(샘플링간격에 비례)에 비해 스위칭펄스간격이 큰 경우 데드타임보상을 보류하는 제 1 내지 제 4제어신호를 출력하며, 이때의 스위칭신호는 도 2(C)의 아래쪽과 같다.

따라서, 스위칭펄스간격과 샘플링간격이 상이한 경우에도 대전력트랜지스터의 스위칭동작에 의해서 전류리플현상이 발생되지 않는다.

이상과 같은 본 고안은 유도전동기의 대전력트랜지스터가 암단락을 방지하기 위해 데드타임보상을 적용하는 경우에 있어서, 접지측의 대전력트랜지스터에 비해 전원측의 대전력트랜지스터가 전압강하특성이 늦음으로 인하여 발생되는 불필요한 전류리플현상을 제어부가 스위칭신호의 펄스간격과 샘플링간격을 고려하여 소정 제어신호들을 출력한다. 이에 따라 스위칭펄스간격과 샘플링간격이 상이하더라도 전류리플현상을 근원적으로 해소할 수 있는 효과가 있다.

Claims (2)

1. 유도전동기의 대전력트랜지스터를 스위칭하는 동작에 의해 발생되는 전류리플을 방지하기 위한 장치에 있어서,

   상기 대전력트랜지스터의 온/오프에 대한 스위칭시간간격에 대한 제 1제어신호와 계수시점을 명령하는 제 2제어신호와 스위칭신호의 전류방향에 대한 제 3제어신호 및 데드타임보상을 명령하는 제 4제어신호를 출력하는 제어부;

   상기 제어부로부터 인가되는 제 2제어신호에 응답하여 계수하는 계수기를 구비하고, 상기 제 1제어신호에 대응하는 스위칭시간간격으로 구형펄스신호를 출력하는 펄스발생부;

   상기 펄스발생부의 계수완료신호와 제어부로부터의 제 3제어신호를 인가받는 플립플롭을 구비하고, 상기 계수완료신호의 에지에서 상기 제 3제어신호에 따라 사전 설정된 정보부호신호를 출력하는 플립플립제어부;

   상기 제어부의 제 4제어신호에 따라 펄스발생부로부터 인가되는 구형펄신호에 대응하는 보상제어신호를 출력하는 보상부; 및

   상기 플립플립제어부의 정보부호신호와 보상부의 보상제어신호를 인가받는 논리게이트를 구비하고, 상기 보상제어신호에 응답하여 상기 정보부호신호에 대응하는 제 1 및 제 2스위칭신호를 상기 유도전동기의 해당 대전력트랜지스터로 각각 출력하는 로직연산부를 포함하는 것을 특징으로 하는 전류리플을 방지하기 위한 대전력트랜지스터의 데드타임 보상장치.
2. 제 1항에 있어서, 상기 제어부는 제 1 및 제 2스위칭신호의 펄스간격이 샘플링간격 보다 긴 경우에는 데드타임보상을 보류하기 위한 제 1 내지 제 4제어신호를 출력하는 것을 특징으로 하는 전류리플을 방지하기 위한 대전력트랜지스터의 데드타임 보상장치.