KR200216604Y1 - Multipoint Digital Input Circuit of Controller - Google Patents
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Abstract
본 고안은 산업용 제어기기인 PLC(Programmable Logic Controller)에 적용되는 디지털 데이터 입력회로에 관한 것이다.The present invention relates to a digital data input circuit applied to a programmable logic controller (PLC) which is an industrial controller.
본 고안 회로의 특징은 CPU로부터 3비트의 어드레스, 읽기(READ), 10D, MID신호를 분석하여 다른 블록을 제어하기 위한 신호를 생성해주는 제어신호 발생기와, 외부에서 64점의 데이터를 입력받을 수 있는 16개의 4:1 멀티플렉서와, 보드의 고유번호(ID : Identification)를 발생시키는 ID발생기와, ID를 데이터 버스에 실을 것인지 아니면 16비트의 데이터를 실을 것인지를 결정하는 16개의 2:1 멀티플렉서와, 버스 드라이버로 구성되어 버스에는 데이터 또는 ID를 실어주는 데이터는 64점의 입력 데이터를 16비트씩 나누어 4번에 데이터 버스에 실어주게 되는 버스 드라이버를 포함하는 데이터 입력회로에 있다.Features of the circuit of the present invention are a control signal generator that analyzes 3-bit address, READ, 10D, and MID signals from the CPU to generate signals for controlling other blocks, and can receive 64 points of data from the outside. 16 4: 1 multiplexers, ID generators to generate IDs for the boards, and 16 2: 1s to decide whether to carry IDs on the data bus or 16 bits of data. The data, which consists of a multiplexer and a bus driver, carries data or ID on the bus, and is located in a data input circuit including a bus driver that divides 64 input data into 16 bits by 16 bits and loads them on the data bus.
Description
이 고안은 산업용 제어기기인 PLC(Programmable Logic Controller)에 적용되는 디지털 데이터 입럭회로에 관한 것으로서, 특히 FPGA(Field Programming Gate Array)를 이용하여 특별한 제약을 받지 않고 간단히 설계할 수 있으며 16비트의 데이터 버스를 이용하여 16점, 32점, 64점 까지를 제어할 수 있는 제어기기의 다점 디지털 데이터 입력회로에 관한 것이다.The present invention relates to a digital data input circuit applied to a programmable logic controller (PLC), which is an industrial controller. In particular, a 16-bit data bus can be designed without any limitation by using a field programming gate array (FPGA). The present invention relates to a multi-point digital data input circuit of a controller capable of controlling up to 16, 32, and 64 points by using.
일반적인 PLC 디지털 입력회로에 있어서 32점까지는 인에이블 단자를 가지고 있는 드라이버(74LS240), 디코더(74LS138), 버스 드라이버(74LS244)의 논리소자를 조합하여 32점의 데이터를 16비트의 데이터버스에 2번에 나누어 실어서 CPU로 보내지는 구조로 구성되어 있다.In general PLC digital input circuit, 32 points of data are input twice on 16-bit data bus by combining logic elements of driver 74LS240, decoder 74LS138, and bus driver 74LS244 which have enable terminals up to 32 points. It is divided into and sent to the CPU.
이러한 구조를 갖는 32점의 보드는 일반 논리소자를 사용하여 구현이 가능하나 64점의 경우, 일반 논리소자로는 기존의 보드크기에 구현이 불가능한 문제점을 가지게 된다.32 points having such a structure can be implemented using a general logic element, but in the case of 64 points, a general logic element has a problem that cannot be implemented in a conventional board size.
또한 데이터 입력이 64점인 경우, 64점의 데이터를 16히트의 데이터버스에 실어 CPU로 전송하려면 64점의 데이터를 4번으로 나누어서 전송해야 하고 이로 인한 지연시간으로 CPU가 잘못된 데이터를 읽는 경우도 발생하게 된다.Also, if the data input is 64 points, in order to transfer 64 points of data to the 16-hit data bus and transfer them to the CPU, 64 points of data must be divided into 4 times, which causes the CPU to read incorrect data due to the delay time. Done.
본 고안은 상기한 실정을 감안하여 산업용 제어기기인 PLC의 디지털 입력회로가 갖는 문제점을 해결하고 64점의 디지털 입력까지의 제어가 가능하도록 안출한 것으로서, 주문형 반도체 기법의 활용에 가장 적합한 FPGA를 이용하여 각 디지털입력보드마다 다점(64점)의 입력포인트를 효율적으로 관리할 수 있는 제어기기의 다점 디지털 데이터 입력회로를 제공함에 그 목적이 있다.The present invention solves the problems of the digital input circuit of the PLC, which is an industrial controller, and enables the control of up to 64 digital inputs. The purpose of the present invention is to provide a multipoint digital data input circuit of a controller capable of efficiently managing multiple points (64 points) of input points for each digital input board.
제1도는 64점의 입력을 제어할 수 있는 본 고안 제어기기의 다점 디지털 데이터 입력회로의 블록 구성도.1 is a block diagram of a multi-point digital data input circuit of the controller of the present invention capable of controlling input of 64 points.
제2도는 제1도의 상세회로 구성도.2 is a detailed circuit diagram of FIG.
제3도는 본 고안에 따른 제어신호의 구조도이다.3 is a structural diagram of a control signal according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 4:1멀티플렉서 11 : 2:1멀티플렉서10: 4: 1 multiplexer 11: 2: 1 multiplexer
12 : 제어신호 발생기 13 : ID 발생기12: control signal generator 13: ID generator
14 : 버스 드라이버 15 : 디코더14 bus driver 15 decoder
16 : 인코더16: encoder
상기한 목적을 달성하기 위한 본 고안 제어기기의 다점 디지털 데이터 입력회로는 CPU측(도시생략)으로부터 발생된 3비트의 A1, A2, A3(어드레스신호), RD(읽기 신호), 10D(입출력카드 선택신호), MID(입출력카드 선택신호)를 분석하여 다른 블록을 제어하기 위한 신호를 생성해주는 제어신호 발생기(12)와; 외부에서 64점의 데이터를 입력받을 수 있는 16개의 4:1 멀티플렉서(10)와; 보드의 고유한 번호를 발생시키는 ID발생기(13)와; 데이터 버스에 상기 16비트 ID 데이터를 실을 것인지 아니면 16비트의 데이터를 실을 것인지를 결정하는 16개의 2:1 멀티플렉서(11) 및; 실제 버스에 데이터 또는 ID를 실어주며 상기 제어신호 발생기(12)로 부터의 신호 유무에 따라 데이터의 출력여부를 결정하는 버스드라이버(14)를 구비하여 구성된 것을 특징으로 한다.The multi-point digital data input circuit of the controller of the present invention for achieving the above object is a 3-bit A1, A2, A3 (address signal), RD (read signal), 10D (input / output card) generated from the CPU side (not shown). A control signal generator 12 for analyzing a selection signal) and an MID (input / output card selection signal) to generate a signal for controlling another block; 16 4: 1 multiplexers 10 capable of receiving 64 points of data from the outside; An ID generator 13 for generating a unique number of boards; Sixteen 2: 1 multiplexers (11) for determining whether to carry the 16-bit ID data or the 16-bit data on a data bus; It is characterized in that it comprises a bus driver 14 to load the data or ID on the actual bus and determine whether to output the data according to the presence or absence of the signal from the control signal generator 12.
이하, 첨부도면을 참조하여 본 고안 제어기기의 다점 디지털 입력회로의 작용을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the multi-point digital input circuit of the present invention controller.
본 고안은 64점으로 입력되는 데이터를 16비트씩 나누어 4번에 데이터버스에 실어주게 되며 보드가 삽입되었는지 여부를 ID에 의해 알 수 있게 되는 것이다.The present invention divides the data inputted into 64 points by 16 bits and loads them on the data bus at four times. It is possible to know whether the board is inserted by ID.
제2도는 본 고안 제어기기의 다점 디지털 데이터 입력회로의 상세도로서, 제어신호 발생기(12)로 입력되는 신호가 I0D=0, MID=0, READ=0일 때 A1=0, A2=0, A3=0 이면 멀티플렉서(10)의 A[0:15]에 입력되는 16점의 데이터가 버스에 전달되고, 제어신호 발생기(12)로 입력되는 신호가 A1=1, A2=0, A3=0 이면 멀티플렉서(10)의 C[0:15]에 입력되는 16점의 데이터가 버스에 전달되고, 제어신호 발생기(12)로 입력되는 신호가 A1=1, A2=1, A3=0 이면 멀티플렉서(10)의 D[0:15]에 입력되는 16점의 데이터가 데이터 버스에 전달될 수 있도록 디코더(15 : MIS1541N)와 인코더(16)의 회로조합으로 멀티플렉서 및 버스 구동용 제어신호를 만든다.2 is a detailed view of the multi-point digital data input circuit of the controller of the present invention. When the signal input to the control signal generator 12 is I0D = 0, MID = 0, READ = 0, A1 = 0, A2 = 0, If A3 = 0, 16 points of data input to A [0:15] of the multiplexer 10 are transferred to the bus, and the signals input to the control signal generator 12 are A1 = 1, A2 = 0, A3 = 0. If 16, data input to C [0:15] of the multiplexer 10 is transmitted to the bus, and if the signals input to the control signal generator 12 are A1 = 1, A2 = 1, A3 = 0, the multiplexer ( A multiplexer and a bus drive control signal are made of a circuit combination of the decoder 15: MIS1541N and the encoder 16 so that 16 points of data input to D [0:15] of 10) can be transferred to the data bus.
또한 제어신호 발생기(12)로 입력되는 신호가 A1=1, A2=1, A3=1 이면, 제어신호발생기(12)는 데이터를 버스에 전달하는 것이 아니라 보드가 가지고 있는 고유한 ID를 버스에 전달해주는 기능을 수행하며 이 ID데이터의 유무에 따라 보드가 실장되어 있는지의 여부를 연산부에서 점검할수 있도록 되어 있다.In addition, when the signal input to the control signal generator 12 is A1 = 1, A2 = 1, A3 = 1, the control signal generator 12 does not transmit data to the bus, but rather transmits a unique ID of the board to the bus. It performs the function of transmitting and checks whether the board is mounted according to the existence of this ID data in the operation unit.
전체적인 동작의 흐름은 입력된 데이터가 4:1 멀티플렉서(10)에 도달하면 제어신호 발생기가 해석한 신호에 의해 64점의 데이터가 16비트씩 나누어져 2:1 멀티플렉서(11)에 전달되며 이 2:1 멀티플렉서(11)에서는 제어신호 발생기(12)가 해석한 신호에 의해서 ID를 출력할 것인지, 입력된 16비트의 데이터를 출력할 것인지를 결정하여 버스 드라이버(14)에 데이터를 전달하여 준다.The overall flow of operation is that when the input data reaches the 4: 1 multiplexer 10, 64 points of data are divided into 16 bits by the signal interpreted by the control signal generator and transmitted to the 2: 1 multiplexer 11. The multiplexer 11 determines whether to output the ID or the input 16-bit data based on the signal analyzed by the control signal generator 12, and transmits the data to the bus driver 14.
버스 드라이버(14)는 제어 신호발생기(12)로부터 데이터가 유효하다는 신호를 받으면 데이터를 출력하여 연산부에서 읽을수 있도록 하고 유효하지 않은 데이터인 경우에는 버스의 문을 닫아 데이터가 연산부에 도착하지 못하도록 한다.When the bus driver 14 receives a signal indicating that the data is valid from the control signal generator 12, the bus driver 14 outputs the data so that it can be read by the operation unit. In case of invalid data, the bus driver 14 closes the door of the bus so that the data does not arrive at the operation unit.
상기 디코더(15)는 G1NN[I0D]=0, G2NN(MID)=0인 상태에서 A[A1]=0, B[A2]=0, C[A3]=0, D[READ]=0 이면 Y0=0, A[A1]=1, B[A2]=0, C[A3]=0, D[READ]=0이면 Y1=0, A[A1]=0, B[A2]=1, C[A3]=0, D[READ]=0 이면 Y2=0, A[A1]=1, B[A2]=1, C[A3]=0, D[READ]=0 이면 Y3=0, A[A1]=1, B[A2]=1, C[A3]=1, D[READ]=0 이면 Y15=0이 출력되고 그 외에는 1을 출력하는 회로로, 이러한 출력신호를 인코더(16) 블록으로 전달하여 멀티플렉서를 제어하게 된다.If the decoder 15 is A [A1] = 0, B [A2] = 0, C [A3] = 0, and D [READ] = 0 with G1NN [I0D] = 0 and G2NN (MID) = 0, Y0 = 0, A [A1] = 1, B [A2] = 0, C [A3] = 0, D [READ] = 0, Y1 = 0, A [A1] = 0, B [A2] = 1, If C [A3] = 0, D [READ] = 0, Y2 = 0, A [A1] = 1, B [A2] = 1, C [A3] = 0, if D [READ] = 0, Y3 = 0, If A [A1] = 1, B [A2] = 1, C [A3] = 1, D [READ] = 0, Y15 = 0 is output and the other outputs 1. Pass to the block to control the multiplexer.
또한 디코더(15)의 Y15 출력신호는 2:1 멀티플렉서(11)를 제어하는 신호로 Y15=0일 때는 ID가 출력되고 Y15=1일 때는 입력된 데이터가 출력되도록 되어있다.In addition, the Y15 output signal of the decoder 15 is a signal for controlling the 2: 1 multiplexer 11 so that an ID is output when Y15 = 0 and input data is output when Y15 = 1.
인코더(16) 회로는 디코더 블럭으로부터 받은 신호를 D3, D2, D1, D0 순서로 우선순위가 되도록 인코드하여 블록의 출력인 X, Y출력신호로 4:1 멀티플렉서(10)의 제어신호인 S0, S1을 제어하여 64점의 데이터를 16비트로 분할하는 역활을 한다.The encoder 16 circuit encodes the signal received from the decoder block in the order of D3, D2, D1, D0 in order of priority, and S0, which is the control signal of the 4: 1 multiplexer 10, as the X and Y output signals of the block. Control the S1 to divide the 64 points of data into 16 bits.
인코더(16)의 출력 V는 V=1일 때 데이터가 유효함을 V=0일 때 무효의 데이터임을 나타내며 이는 보드로 전달되어 연산부에 통보된다. 또한 버스 드라이버(14)를 디스에이블시켜 데이터가 버스에 실리지 않게 한다.The output V of the encoder 16 indicates that data is valid when V = 1 and is invalid data when V = 0, which is transmitted to the board and notified to the operation unit. It also disables the bus driver 14 so that data is not carried on the bus.
이러한 디코더와 인코더를 포함하는 제어신호 발생기는 디코더 회로와 우선 순위인 인코더 회로를 조합하여 4:1 멀티플렉서(10)와 2:1 멀티플렉서(11) 그리고 버스에 데이터를 실을 것인지 여부를 알려주는 제어신호를 만들게 된다.The control signal generator including the decoder and the encoder combines the decoder circuit and the priority encoder circuit to control whether or not to load data on the 4: 1 multiplexer 10 and the 2: 1 multiplexer 11 and the bus. Will produce a signal.
4:1 멀티플렉서(10)는 64점의 데이터가 입력되어 S0=0, S1=0 이면 A[0:15]의 16점의 데이터, S0=1, S1=0 이면 B[0:15]의 16점의 데이터, S0=0, S1=1 이면 C[0:15]의 16점의 데이터, S0=1, S1=1 이면 D[0;15]의 16점의 데이터가 4번에 걸쳐 출력되도록 한다.In the 4: 1 multiplexer 10, 64 points of data are inputted, and if S0 = 0 and S1 = 0, 16 points of data of A [0:15], and S0 = 1 and S1 = 0, B [0:15] 16 points of data, if S0 = 0, S1 = 1, 16 points of C [0:15], if S0 = 1, S1 = 1, 16 points of D [0; 15] are output four times Be sure to
2:1 멀티플렉서(11)는 제어 신호 발생기(12)로부터 G의 신호를 입력받아 G=0이면 ID가 출력되고 G=1이면 입력된 데이터가 출력되도록 하는 기능을 한다.The 2: 1 multiplexer 11 receives a signal of G from the control signal generator 12 and outputs an ID when G = 0 and an input data when G = 1.
버스 드라이버(14)는 버스 구동회로로서 제어신호 발생기(12)에서 입력되는 신호가 G에 연결되어 G=1이면 유효한 데이터이므로 데이터 버스에 입력된 데이터를 실어 주고, G=0 이면 유효하지 않는 데이터로 인지하여 데이터를 출력하지 않도록한다.The bus driver 14 is a bus driving circuit, and since the signal input from the control signal generator 12 is connected to G and is valid data when G = 1, the bus driver 14 loads data input to the data bus and invalid data when G = 0. Do not output data by recognizing it.
제3도는 연산부로부터 제어신호 발생기(12)로 입력되는 신호를 제어신호 발생기가 해석하여 4:1 멀티플렉서(10)를 제어하는 신호를 만들고 또한 2:1 멀티플렉서(11)의 동작을 결정하는 제어신호의 구조를 테이블 표로서 나타낸 것이다.3 illustrates a control signal generator interpreting a signal input from the operation unit to the control signal generator 12 to generate a signal for controlling the 4: 1 multiplexer 10, and a control signal for determining the operation of the 2: 1 multiplexer 11. The structure of is shown as a table table.
상기한 바와 같이 작용하는 본 고안 제어기기의 다점 디지털 데이터 입력회로는 64점의 입력 데이터를 16비트로 처리할 수 있는 회로로 FPGA를 이용한 PLC 등의 제어기기에서 입력되는 디지털 데이터 값을 16점, 32점, 64점의 종류별로 제어할 수 있는 효과가 있다.The multi-point digital data input circuit of the controller of the present invention, which operates as described above, is capable of processing 64 points of input data in 16 bits. The digital data values input from a controller such as a PLC using an FPGA are 16 points and 32 points. There is an effect that can be controlled by type of points, 64 points.
또한 본 고안은 많은 부품을 사용하여 구현하거나 일정한 크기의 보드에 구현하는 것이 불가능하였던 것을 최근 주문형반도체(ASIC) 분야에서 빠른 속도로 발전하고 있는 FPGA 기법을 활용함으로서 특별한 제약을 받지 않고 설계 할 수 있어 많은 점수를 필요로 하는 제어기기의 입력보드에 적은 크기로 적용할 수 있으며, 3 비트의 어드레스를 가지고 비동기 방식으로 제어할 수 있으므로 고속 데이터를 처리할 수 있음은 물론이고 부수적인 다른 회로가 없어도 입력되는 디지털 데이터를 제어할 수 있는 효과가 있다.In addition, the present invention can be designed without particular limitation by utilizing FPGA technology, which is rapidly developing in the field of custom-made semiconductor (ASIC), that it was impossible to implement it using many components or on a board of a certain size. It can be applied to the input board of a controller that requires a large number of points, and can be controlled asynchronously with a 3-bit address so that it can process high-speed data and input without any additional circuitry. There is an effect that can control the digital data.
Claims (1)
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| KR2019970041337U KR200216604Y1 (en) | 1997-12-27 | 1997-12-27 | Multipoint Digital Input Circuit of Controller |
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Publications (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101326590B1 (en) * | 2012-03-27 | 2013-11-08 | 주식회사 케이디티 시스템즈 | Programmable logic controller using time division multiplexing |
-
1997
- 1997-12-27 KR KR2019970041337U patent/KR200216604Y1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101326590B1 (en) * | 2012-03-27 | 2013-11-08 | 주식회사 케이디티 시스템즈 | Programmable logic controller using time division multiplexing |
Also Published As
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| KR19990028701U (en) | 1999-07-15 |
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