KR200203112Y1 - 프로세서유닛의오류방지장치 - Google Patents

Abstract

본 고안은 이젝터와 딥스위치를 이용하여 프로세서 유닛의 실탈장시 발생될 수 있는 외부 유닛의 오동작을 방지하도록 한 프로세서 유닛의 오류 방지장치에 관한 것이다.

이를 위해, 본 고안은 신호의 전송을 위한 길이가 다른 복수의 핀과, 상기 복수의 핀을 탑재한 마더보드를 구비한 프로세서 유닛의 오류 방지장치에 있어서, 상기 마더보드 상에 탑재되어 소프트웨어신호 및 하드웨어신호를 논리 연산하여 컨트롤신호를 발생하는 프로세서 유닛; 상기 프로세서 유닛을 상기 마더보드의 복수의 핀에서 실장 및 탈장하기 위한 이젝터; 상기 이젝터의 작동에 연동하여 스위칭되어 상기 프로세서 유닛의 탈장상태에 관한 탈장상태신호를 출력하는 스위칭부; 및 상기 마더보드 상에 탑재되어 상기 컨트롤신호와 상기 스위칭부의 탈장상태신호에 따라 데이터 처리를 수행하되, 상기 컨트롤신호에 대해 우선순위를 갖는 탈장상태신호에 의해 상기 프로세서 유닛으로부터의 신호에 무관하게 정상적인 데이터 처리동작을 수행하는 복수의 외부 유닛을 구비하는 것을 특징으로 한다.

Description

프로세서 유닛의 오류 방지장치{A error preventing apparatus of processor Unit}

본 고안은 프로세서 유닛의 오류 방지장치에 관한 것으로, 특히 이젝터(Ejector)와 딥스위치(DIP Switch)를 이용하여 프로세서 유닛의 실탈장시 발생될 수 있는 외부 유닛의 오동작을 방지하도록 한 프로세서 유닛의 오류 방지장치에 관한 것이다.

도 1 은 종래의 프로세서 유닛의 실탈장시 오류를 방지하기 위한 마더보드의 핀 구조로서, 도시된 바와 같이, 프로세서 유닛(1)과 접속되는 마더보드(2)의 핀(2a,2b,2c)의 길이를 각기 달리하여 프로세서 유닛(1)이 실장 또는 탈장될 때 외부 유닛의 오동작을 방지하도록 하였다.

도 2는 종래의 프로세서 유닛의 오류 방지장치를 설명하기 위한 블록도로서, 도시된 바와 같이 컨트롤신호(MCU_F)를 발생하는 프로세서 유닛(1)과, 프로세서 유닛(1)의 컨트롤신호(MCU_F)에 따라 데이터를 처리하는 복수의 외부 유닛(3)으로 구성되어져 있다.

상기 프로세서 유닛(1)은 소프트웨어 컨트롤 신호를 발생하는 소프트웨어 컨트롤부(1a)와, 하드웨어 컨트롤 신호를 발생하는 하드웨어 컨트롤부(1b)와, 상기 소프트웨어 및 하드웨어 컨트롤신호를 입력받아 논리 연산을 행하는 앤드 게이트(AND)와, 앤드 게이트(AND)의 출력 신호를 바이어스 전압으로 인가받아 스위칭되어 컨트롤신호(MCU_F)를 출력하는 트랜지스터(Q)와, 앤드 게이트(AND)와 트랜지스터(Q)사이에 결합된 전류제한저항(R1)으로 구성되어져 있다.

상기 복수의 외부 유닛(3) 각각은 전원전압(Vcc)과 입력단 사이에 결합된 전류제한 저항(R2)과 상기 입력단을 통해 프로세서 유닛(1)의 컨트롤신호(MCU_F)를 입력받는 데이터 처리부(3a)로 구성된다.

이와 같이 구성된 종래 오류 방지장치의 작동을 첨부한 도 3을 참조하여 설명하면 다음과 같다.

먼저, 시스템을 유지 보수하는 기능을 갖는 프로세서 유닛(1)은 프로그램이 외부 유닛(3)를 유지 보수할 준비가 안되었거나 프로그램 부팅중일 때는 프로세서 유닛(1)의 소프트웨어 컨트롤부(1a)는 논리레벨 "로우"의 소프트웨어(S/W) 컨트롤신호를 출력한다.

그리고, 중앙처리장치(CPU)나 특정 아이씨(IC)의 리세트시 외부 유닛(3)에 영향을 미치지 않게 프로세서 유닛(1)의 소프트웨어 컨트롤부(1a)는 논리레벨 "로우"의 하드웨어 컨트롤 신호를 출력한다.

그러면, 앤드 게이트(AND)는 두 신호를 입력받아 논리곱 연산하여 논리레벨 "로우"신호를 출력하게 되고, 트랜지스터(Q)가 턴오프된다. 이에 따라, 프로세서 유닛(1)은 논리레벨 "하이"의 컨트롤신호(MCU_F)를 출력하게 된다.

따라서, 복수의 외부 유닛(3)은 입력되는 컨트롤신호(MCU_F)신호를 "하이"로 인식하여 프로세서 유닛(1)으로부터 어떠한 신호에 대해서도 영향을 받지 않고 정상 동작을 수행하게 되다.

즉, MCU_F신호가 "하이"이면 프로세서 유닛(1)의 오류 상태 상태를 인식하게 되는데 프로세서 유닛(1)이 탈장될 때에도 동일하게 인식한다.

그러면, 프로세서 유닛(1)은 복수의 외부 유닛(3)에 대하여 1 : 1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등이 중지된다.

그러나, 상기 소프트웨어(S/W) 컨트롤 신호와 하드웨어(H/W) 컨트롤 신호가 모두 "하이"일 경우에 앤드 게이트(AND)는 논리 "하이"신호를 출력하므로, 이 신호를 바이어스 전압으로 인가받은 트랜지스터(Q)가 도통된다.

그러면, 복수의 외부 유닛(3) 컨트롤신호(MCU_F)를 "로우"로 인식하게 되고, 프로세서 유닛(1)는 복수의 외부 유닛(3)에 대하여 1 : 1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등을 수행한다.

한편, 프로세서 유닛(1)은 마더보드(2)의 복수의 핀(2a,2b,2c) 중 가장 긴 핀(2a)을 전원 라인으로 사용하되 가장 짧은 핀(2c)을 복수의 외부 유닛(3)과의 인터페이스 즉, MCU_F신호 라인으로 사용한다.

따라서, 프로세서 유닛(1)을 정상적으로 실장 할 경우에는 전원이 안정화된 후 신호 레벨을 가지고, 탈장할 경우에는 MCU_F신호 라인이 가장 먼저 마더보드(2)에서 분리되고, 이때, 복수의 외부 유닛(3)은 프로세서 유닛(1)의 오류 상태를 인식하게 된다.

이와 같은 종래 기술에서는 프로세서 유닛(1)이 정상적으로 실장될 경우 전원 핀(2a)이 가장 먼저 접속되고, 한편 프로세서 유닛(1)이 정상적으로 탈장될 경우 MCU_F신호 핀(2c)이 가장 먼저 분리되는 데, 이때의 각 핀의 신호 파형은 도 3 의 (가)와 (다)에 나타낸 바와 같다. 여기서, 각 신호의 정상 상태는 전원 핀(2a)과 데이터 핀(2b)은 "하이"신호일 때이고, MCU_F신호 핀(2c)은 "로우"신호일 때이다.

상기 각 핀의 신호 파형이 도 3 의 (가)와 (다)와 같을 때, 복수의 외부 유닛(3)은 정상적인 데이터 처리동작을 수행하게 된다.

그런데, 프로세서 유닛(1)의 실장할 시 데이터 핀(2b)보다 MCU_F신호 핀(2c)이 먼저 접속되거나 탈장할 시 데이터 핀(2b)보다 MCU_F신호 핀(2c)이 늦게 분리되면, 도 3의 (나)와 (라)에 나타낸 각 핀의 신호 파형에 의해 외부 유닛이 오동작하여 오류가 발생하게 된다.

상술한 바와 같이, 종래의 기술에서는 프로세서 유닛이 마더보드에 실장되거나 탈장될 때 탈장 속도나 탈장 각도에 따라 오동작이 발생된다. 즉, 프로세서 유닛(1)이 위쪽부터 실탈장되는지 또는 아래쪽부터 실탈장되는지에 따라 오동작이 발생된다.

따라서 본 고안은 상기한 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 이젝터와 딥스위치를 이용하여 프로세서 유닛의 실탈장시 발생될 수 있는 외부 유닛의 오동작을 방지하도록 한 프로세서 유닛의 오류 방지장치를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 고안의 기술적 수단은, 신호의 전송을 위한 길이가 다른 복수의 핀과, 상기 복수의 핀을 탑재한 마더보드를 구비한 프로세서 유닛의 오류 방지장치에 있어서, 상기 마더보드 상에 탑재되어 소프트웨어신호 및 하드웨어신호를 논리 연산하여 컨트롤신호를 발생하는 프로세서 유닛; 상기 프로세서 유닛을 상기 마더보드의 복수의 핀에서 실장 및 탈장하기 위한 이젝터; 상기 이젝터의 작동에 연동하여 스위칭되어 상기 프로세서 유닛의 탈장상태에 관한 탈장상태신호를 출력하는 스위칭부; 및 상기 마더보드 상에 탑재되어 상기 컨트롤신호와 상기 스위칭부의 탈장상태신호에 따라 데이터 처리를 수행하되, 상기 컨트롤신호에 대해 우선순위를 갖는 탈장상태신호에 의해 상기 프로세서 유닛으로부터의 신호에 무관하게 정상적인 데이터 처리동작을 수행하는 복수의 외부 유닛을 구비하는 것을 특징으로 한다.

도 1은 종래 프로세서 유닛의 마더보드의 핀 구조를 나타낸 도면.

도 2는 종래의 프로세서 유닛의 오류 방지장치를 설명하기 위한 블록도.

도 3은 종래의 프로세서 유닛의 실탈장시 각 핀의 신호 파형도.

도 4는 본 고안에 의한 프로세서 유닛의 오류 방지장치를 나타낸 블록도.

도 5는 본 고안에 의한 이젝터 및 딥스위치의 구조를 나타낸 도면.

도 6은 본 고안에 의한 프로세서 유닛의 탈장시 각 핀의 신호와 탈장상태신호를 나타낸 파형도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10 : 프로세서 유닛 20 : 이젝터

40 : 스위칭부 60 : 복수의 외부 유닛

SW1 : 딥스위치

이하, 본 고안을 첨부한 도면에 의거하여 설명하면 다음과 같다.

도 4는 본 고안에 의한 프로세서 유닛의 오류 방지장치를 나타낸 블록도로서, 도시된 바와 같이, 마더보드 상에 탑재되어 소프트웨어신호 및 하드웨어신호를 논리 연산하여 컨트롤신호(MCU_F)를 발생하는 프로세서 유닛(10)과, 프로세서 유닛(10)을 상기 마더보드에서 실장 및 탈장하기 위한 이젝터(20)와, 이젝터(20)의 작동에 연동하여 스위칭되어 상기 프로세서 유닛의 탈장상태신호(AB_STATE)를 출력하는 스위칭부(40)와, 상기 마더보드 상에 탑재되며, 프로세서 유닛(10)의 컨트롤신호와 스위칭부(40)의 탈장상태신호(AB_STATE)에 응답하여 데이터를 처리하는 복수의 외부유닛(3)으로 구성된다.

상기 프로세서 유닛(10)은 소프트웨어 컨트롤신호를 발생하는 소프트웨어 컨트롤부(11)와, 하드웨어 컨트롤신호를 발생하는 하드웨어 컨트롤부(12)와, 상기 소프트웨어 컨트롤신호와 하드웨어 컨트롤신호를 논리곱하는 앤드게이트(AND)와, 상기 앤드게이트의 출력단에 일단이 결합된 전류제한저항(R1)과, 전류제한저항(R1)의 타단에 결합되어 앤드게이트(AND)의 출력신호에 따라 스위칭되어 제어신호(MCU_F)를 출력하는 트랜지스터(Q)로 구성된다.

상기 스위칭부(40)는 이젝터(20)의 작동에 연동하여 스위칭되는 딥스위치(SW1)와, 딥스위치(SW1)의 일측단자와 접지 사이에 결합된 전류제한저항(R3)과, 전원전압(Vcc)과 딥스위치(SW1)의 타측단자 사이에 결합된 전류제한저항(R4)과, 딥스위치(SW1)의 타측단자에 결합되어 딥스위치(SW1)의 스위칭 상태를 래치하는 내부레지스터(41)로 구성된다.

상기 복수의 외부유닛(60) 각각은 전원전압(Vcc)과 프로세서 유닛(10)의 출력단 사이에 결합된 전류제한저항(R2)과, 전원전압(Vcc)과 스위칭부(40)의 출력단 사이에 결합된 전류제한저항(R2')과, 프로세서 유닛(10)과 스위칭부(40)의 출력신호에 따라 데이터를 처리하는 데이터 처리부(61)로 구성된다.

도 5는 본 고안에 의한 이젝터 및 딥스위치의 구조를 나타낸 도면으로서, 도시된 바와 같이, 딥스위치(SW1)는 프로세서 유닛(10)을 마더보드에서 실장 및 탈장하기 위한 이젝터(20)의 작동에 연동하여 단자(A) 또는 단자(B)로 스위칭하게 된다.

상기와 같이 구성된 본 고안의 동작 및 작용 효과를 설명하면 다음과 같다.

먼저, 프로세서 유닛(10)이 마더보드(1)에 장착될 때 프로세서 유닛(10)이 도 1에 도시된 마더보드(1)의 MCU_F신호 핀(2c)의 A지점까지 충분히 삽입되어 실장되면, 이젝터(20)가 딥스위치(SW1)를 밀게 되고, 이에 따라 딥스위치(SW1)는 스위칭하여 "온"상태가 된다.

이와 같은 상태에서, 스위칭부(40)는 논리레벨 "로우"의 탈장상태신호(AB_STATE)를 발생하고, 이때의 탈장상태신호(AB_STATE)는 내부 레지스터(41)에 래치된다.

그러면, 복수의 외부 유닛(60)은 스위칭부(40)로부터 논리레벨 "로우"의 탈장 상태 신호(AB_STATE)를 입력받아 프로세서 유닛(10)의 실장 상태를 인식한다.

이때, 시스템을 유지 보수하는 기능을 갖는 프로세서 유닛(10)의 소프트웨어(S/W) 컨트롤부(11)는 프로그램이 외부 유닛(60)을 유지 보수할 준비가 되었을 경우 논리레벨 "하이"의 소프트웨어(S/W) 컨트롤 신호를 출력한다.

그리고, 중앙처리장치(CPU)나 특정 아이씨(IC)의 세트 상태에서 하드웨어(H/W) 컨트롤부(12)는 논리레벨 "하이"의 하드웨어 컨트롤 신호를 출력한다.

그러면, 앤드 게이트(AND)는 상기 두 신호를 입력받아 논리곱하여 논리 "하이"신호를 출력하므로, 트랜지스터(Q)가 턴온되고, 이에 따라 프로세서 유닛(10)은 논리레벨 "로우"의 컨트롤신호(MCU_F)를 출력하게 된다.

그러면, 복수의 외부 유닛(60)은 프로세서 유닛(10)의 컨트롤신호(MCU_F)를 논리레벨 "로우"로 인식하게 되고, 이때 프로세서 유닛(10)은 외부 유닛(3)에 대하여 1:1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등을 수행한다.

반면에, 프로세서 유닛(10)에서 프로그램이 복수의 외부 유닛(60)을 유지 보수할 준비가 안되었거나 프로그램 부팅중일 때 소프트웨어 컨트롤부(11)는 논리레벨 "로우"의 소프트웨어 컨트롤 신호를 출력한다.

이때, 중앙처리장치나 특정 아이씨의 리세트시 외부 유닛(60)에 영향을 미치지 않도록 하기 위해 하드웨어 컨트롤부(12)가 논리레벨 "로우"의 하드웨어 컨트롤신호를 출력하게 되면, 앤드게이트(AND)는 이 두 신호를 입력받아 논리곱하여 논리 레벨 "로우"의 신호를 출력하게 되므로, 트랜지스터(Q)가 턴오프되고, 이에 따라 프로세서 유닛(10)은 논리레벨 "하이"의 컨트롤신호(MCU_F)를 출력하게 된다.

그러면, 복수의 외부 유닛(60)은 입력되는 MCU_F신호를 "하이"로 인식하여 프로세서 유닛(10)으로부터 어떠한 신호에 대해서도 영향을 받지 않고 정상 동작되어 프로세서 유닛(10)의 복수의 외부 유닛(60)에 대한 1:1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등이 중지된다.

또한, 프로세서 유닛(10)이 마더보드에서 탈장될 때 도 1에 도시된 MCU_F신호 핀(2c)에서 조금이라도 빠지게 되면, 딥스위치(SW1)는 이젝터(20)에 의해 더 이상 푸쉬되지 않고 자체 작용력에 의해 "오프" 상태로 스위칭 되고, 이에 따라, 스위칭부(40)는 논리 레벨 "하이"의 탈장상태신호(AB_STATE)를 출력하게 된다.

이때, 복수의 외부 유닛(60)은 스위칭(40)부로부터 논리 레벨 "하이"의 탈장상태신호(AB_STATE)를 입력받아 프로세서 유닛(1)의 탈장 또는 오류 상태를 인식하게 된다.

따라서, 복수의 외부 유닛(3)은 프로세서 유닛(10)으로부터 어떠한 신호에 대해서도 영향을 받지 않고 정상 동작되어 프로세서 유닛(10)의 외부 유닛(3)에 대한 1:1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등이 중지된다.

도 6 은 본 고안에 의한 프로세서 유닛의 탈장시 각 핀의 신호와 탈장상태신호(AB_STATE)의 파형도로서, 전원핀은 논리레벨 "하이"일 때, 데이터핀은 논리레벨 "하이"일 때, MCU_F핀은 논리레벨 "로우"일 때, 탈장상태신호(AB_STATE)는 논리 레벨 "로우"일 때 각각 정상동작상태를 나타낸다.

본 고안의 실시예에 따라 탈장상태신호(AB_STATE)는 컨트롤(MCU_F)신호에 대해 우선순위를 가진다. 이에 따라, 탈장상태신호(AB_STATE)가 논리레벨 "하이"일 때 복수의 외부 유닛(60)이 프로세서 유닛(20)으로부터의 컨트롤(MCU_F)신호에 어떤 영향도 받지 않고 정상적인 데이터 처리를 수행하게 되고, 프로세서 유닛(10)은 외부 유닛(3)에 대한 1:1 보호 절체 기능과 유지 보수 기능, 감시 기능 및 쓰기 기능 등을 중지하게 된다.

이상에서 설명한 바와 같이, 본 고안은 이젝터와 딥스위치를 이용하여 프로세서 유닛의 컨트롤신호에 대해 우선순위를 갖는 탈장상태신호를 외부유닛에 발생함에 따라 프로세서 유닛의 실탈장시 프로세서 유닛의 실실장 속도나 실탈장 각도에 거의 영향을 받지 않고 오류를 방지할 수 있으며, 이로 인해 시스템의 신뢰성이 향상되는 효과가 있다.

Claims (1)

1. 신호의 전송을 위한 길이가 다른 복수의 핀과, 상기 복수의 핀을 탑재한 마더보드를 구비한 프로세서 유닛의 오류 방지장치에 있어서,

   상기 마더보드 상에 탑재되어 소프트웨어신호 및 하드웨어신호를 논리 연산하여 컨트롤신호를 발생하는 프로세서 유닛;

   상기 프로세서 유닛을 상기 마더보드의 복수의 핀에서 실장 및 탈장하기 위한 이젝터;

   상기 이젝터의 작동에 연동하여 스위칭되어 상기 프로세서 유닛의 탈장상태에 관한 탈장상태신호를 출력하는 스위칭부; 및

   상기 마더보드 상에 탑재되어 상기 컨트롤신호와 상기 스위칭부의 탈장상태신호에 따라 데이터 처리를 수행하되, 상기 컨트롤신호에 대해 우선순위를 갖는 탈장상태신호에 의해 상기 프로세서 유닛으로부터의 신호에 무관하게 정상적인 데이터 처리동작을 수행하는 복수의 외부 유닛을 구비하는 것을 특징으로 하는 프로세서 유닛의 오류 방지장치.