KR20020093375A - Gate oxide of power semiconductor device or power ic, and method for manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조 기술에 관한 것으로서, 특히 게이트전극 에지의 산화막을 두껍게 형성시켜 기판의 불순물층과 게이트전극 사이의 오버랩 커패시턴스(overlap capacitance)를 줄이는 전력 반도체 소자 또는 전력 집적회로의 게이트산화막 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing technology thereof, and in particular, to form a thick oxide film at the edge of a gate electrode, thereby reducing overlap capacitance between an impurity layer of the substrate and the gate electrode, and a gate oxide film of a power integrated circuit. And to a method for producing the same.
현재, 대용량 전력 전달과 고속 스위칭 능력을 요구하는 전력 변환 및 전력 제어 시스템에서의 전력 반도체 소자 또는 전력 구동 IC 제품은 그 응용 범위가 증가되고 있다.Currently, power semiconductor devices or power driving IC products in power conversion and power control systems that require large capacity power transfer and high speed switching capability are increasing in their application range.
전력 반도체 소자들 중에서도 널리 알려진 IGBT(Insulated Gate Bipolar Transistors)는 바이폴라 트랜지스터와 MOSFET의 장점을 결합한 제품으로 동작속도가 빠르고 전력의 손실이 적은 고전력 스위칭용 소자이다. 또한, DMOS(Double Diffused Metal Oxide Semiconductor)는 구조 특성상 온 저항(Ron)이 작고, 접합(junction)에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 트랜지스터이다.Insulated Gate Bipolar Transistors (IGBTs), popular among power semiconductor devices, combine the advantages of bipolar transistors and MOSFETs for high-power switching devices with high operating speed and low power loss. In addition, since the DMOS (Double Diffused Metal Oxide Semiconductor) has a small on -resistance (R on ) and a high breakdown voltage at the junction, it is capable of driving a high switching speed and a large current even at a low gate voltage. Transistor.
도 1a 및 도 1b는 종래 기술의 전력 반도체 소자를 나타낸 수직 단면도들이다. 구체적으로는 도 1a는 수직형(Vertical) DMOS 트랜지스터, 도 1b는 수평형(Lateral) DMOS 트랜지스터를 나타낸 것이다.1A and 1B are vertical cross-sectional views showing a power semiconductor device of the prior art. Specifically, FIG. 1A illustrates a vertical DMOS transistor, and FIG. 1B illustrates a horizontal DMOS transistor.
도 1a를 참조하면, 수직형 DMOS 트랜지스터는 p+형 반도체 기판(10) 위에 형성된 n-형 애피택시층(12)과, n-형 애피택시층(12) 내의 기판 표면 근방에 n+ 형불순물이 주입된 소오스 영역(18)과, n-형 애피택시층(12) 내에 소오스 영역(18)을 둘러싼 p-형 베이스 영역(20)과, 기판 상부에 형성된 게이트산화막(14')과, 게이트산화막(14') 상부에 적층된 게이트전극(16')으로 구성된다. 여기서, 게이트전극(16') 하부에서는 각각의 소오스 영역(18) 및 베이스 영역(20)이 소정 거리 이격되어 있다.Referring to FIG. 1A, a vertical DMOS transistor is implanted with an n-type epitaxy layer 12 formed on a p + type semiconductor substrate 10 and an n + -type impurity in the vicinity of a substrate surface in the n-type epitaxy layer 12. The source region 18, the p-type base region 20 surrounding the source region 18 in the n-type epitaxy layer 12, the gate oxide film 14 ′ formed on the substrate, and the gate oxide film ( 14 ') and gate electrodes 16' stacked on top of each other. Here, the source region 18 and the base region 20 are spaced apart from each other by a predetermined distance under the gate electrode 16 '.
도 1b를 참조하면, 수평형 DMOS 트랜지스터는 p형 반도체 기판(11) 위에 형성된 n-형 애피택시층(13)과, n-형 애피택시층(13) 내의 기판 표면 근방에 n+ 형 불순물이 주입된 소오스 영역(18, 19)과, n-형 애피택시층(13) 내에 어느 한 소오스 영역(18)을 둘러싼 p-형 베이스 영역(20)과, n-형 애피택시층(13) 내에 다른 소오스 영역(19)을 둘러싼 n-형 베이스 영역(21)과, 기판 상부에 형성된 게이트산화막(14')과, 게이트산화막(14') 상부에 적층된 게이트전극(16')으로 구성된다. 여기서, 게이트전극(16') 하부에서는 소오스 영역(18, 19)이 소정 거리 이격되어 있지만, p-형 베이스 영역(20)과 n-형 베이스 영역(21)이 접합되어 있다.Referring to FIG. 1B, the n-type epitaxial layer 13 formed on the p-type semiconductor substrate 11 and n + -type impurities are implanted into the horizontal DMOS transistor near the substrate surface in the n-type epitaxy layer 13. The source regions 18 and 19, the p-type base region 20 surrounding any of the source regions 18 in the n-type epitaxy layer 13, and the other in the n-type epitaxy layer 13. And an n-type base region 21 surrounding the source region 19, a gate oxide film 14 'formed over the substrate, and a gate electrode 16' stacked over the gate oxide film 14 '. Here, although the source regions 18 and 19 are spaced apart by a predetermined distance below the gate electrode 16 ', the p-type base region 20 and the n-type base region 21 are joined to each other.
도 2a 내지 도 2d는 도 1a에 도시된 전력 반도체 소자의 제조 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 의한 수직형 DMOS의 제조 공정에 대해 설명한다.2A to 2D are flowcharts of a manufacturing process of the power semiconductor device illustrated in FIG. 1A, and a manufacturing process of a vertical DMOS according to the prior art will be described with reference to these drawings.
도 2a에 도시된 바와 같이, p+형 반도체 기판(10) 상에 n-형 애피택시층(12)을 성장시키고, 게이트산화막(14)과 게이트 도전체막(16)을 적층시킨다.As shown in FIG. 2A, the n− type epitaxy layer 12 is grown on the p + type semiconductor substrate 10, and the gate oxide film 14 and the gate conductor film 16 are stacked.
도 2b에 도시된 바와 같이, 게이트 도전체막(16)을 패터닝하여 게이트전극(16')을 형성하고, 게이트전극(16')에 얼라인되게 게이트산화막(14)을패터닝(14')한다.As shown in FIG. 2B, the gate conductor film 16 is patterned to form the gate electrode 16 ′, and the gate oxide film 14 is patterned 14 ′ aligned with the gate electrode 16 ′.
그리고 도 2c에 도시된 바와 같이, 패터닝된 게이트전극(16') 및 게이트산화막(14')을 마스크로 삼아 이온 주입공정을 실시한다. 이에, p형 불순물, 예컨대 보론(boron; B)을 이온 주입하여 n-형 애피택시층(12) 내에 p-형 베이스 영역(20)을 형성한다. 그리고, n형 불순물, 예컨대 인(phosphorus; P)을 이온 주입하여 p-형 베이스 영역(20)의 기판 표면에 n+형 소오스 영역(18)을 형성한다.As shown in FIG. 2C, an ion implantation process is performed using the patterned gate electrode 16 ′ and the gate oxide film 14 ′ as masks. Accordingly, p-type impurities such as boron (B) are ion-implanted to form the p-type base region 20 in the n-type epitaxy layer 12. Then, an n-type impurity such as phosphorus (P) is ion-implanted to form an n + -type source region 18 on the substrate surface of the p-type base region 20.
그리고나서 도 2d에 도시된 바와 같이, n+형 소오스 영역(18)과 p-형 베이스 영역(20)에 연결되는 소오스콘택(22)을 형성한다.Then, as shown in FIG. 2D, a source contact 22 connected to the n + type source region 18 and the p− type base region 20 is formed.
종래 기술에 의한 DMOS 트랜지스터의 제조 공정은 게이트산화막(14') 및 게이트전극(16')을 형성한 후에 베이스 영역(20) 및 소오스 영역(18)을 위한 이온 주입 공정을 연속으로 실시하기 때문에 채널 길이를 짧아져 고전류 및 고전압에 적합하게 된다.Since the DMOS transistor manufacturing process according to the prior art performs the ion implantation process for the base region 20 and the source region 18 continuously after forming the gate oxide film 14 'and the gate electrode 16', the channel The shorter length makes it suitable for high current and high voltage.
그러나, 종래 기술의 전력 반도체 소자에 있어서, 게이트전극(16') 형성 이후 실시되는 이온 주입 공정으로 인해 소오스 영역(18)은 게이트전극(16') 내측까지 확산되게 되어 결국 게이트전극(16')과 소오스 영역(18)이 오버랩되게 된다. 이렇게 오버랩되는 부분의 게이트전극(16')/게이트산화막(14')/소오스 영역(18)에서는 기생 커패시턴스가 생성된다. 오버랩되는 면적이 증가될수록 기생 커패시턴스는 증가되고 기생커패시턴스로 인해 종래 기술의 전력 반도체 소자 또는 이를 사용한 제품, 및 전력 집적회로에서는 동작 속도가 감소하게 된다.However, in the power semiconductor device of the prior art, the source region 18 is diffused to the inside of the gate electrode 16 'due to the ion implantation process performed after the gate electrode 16' is formed, resulting in the gate electrode 16 '. And the source region 18 overlap. Parasitic capacitance is generated in the gate electrode 16 '/ gate oxide film 14' / source region 18 in the overlapped portion. As the overlapping area increases, the parasitic capacitance increases and the operating speed decreases in the power semiconductor device or a product using the same and a power integrated circuit due to the parasitic capacitance.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 게이트전극과 소오스 등의 불순물층이 오버랩되는 게이트산화막의 두께를 증가시켜 기생커패시턴스를 줄여 소자의 동작 속도를 향상시킨 전력 반도체 소자 또는 전력 집적회로의 게이트산화막 및 그 제조방법을 제공하는데 있다.An object of the present invention is to increase the thickness of the gate oxide film overlapping the impurity layer, such as the gate electrode and the source to solve the problems of the prior art to reduce the parasitic capacitance power semiconductor device or power integration A gate oxide film of a circuit and a method of manufacturing the same are provided.
이러한 목적을 달성하기 위하여 본 발명은 전력 반도체 소자 또는 전력 집적회로에 있어서, 반도체 기판에 형성된 적어도 2층이상의 반도체 불순물층과, 반도체 불순물층을 포함한 반도체 기판 상부에 형성된 게이트전극과, 게이트전극과 반도체 기판 사이에 형성되며 게이트전극의 중앙보다 에지측이 더 두꺼운 게이트산화막을 구비한다.In order to achieve the above object, the present invention provides a power semiconductor device or a power integrated circuit comprising at least two or more semiconductor impurity layers formed on a semiconductor substrate, a gate electrode formed on a semiconductor substrate including a semiconductor impurity layer, a gate electrode and a semiconductor A gate oxide film is formed between the substrates and has a thicker edge side than the center of the gate electrode.
이러한 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판에 절연막 및 도전체막을 적층하고 적층된 도전체막 및 절연막을 패터닝하는 단계와, 패터닝된 도전체막 및 절연막을 마스크로 삼아 기판에 불순물을 주입하여 적어도 2층이상의 반도체 불순물층을 형성하는 단계와, 도전체막 및 절연막을 제거하는 단계와, 기판에 열산화공정을 실시하여 이후 형성될 게이트전극의 중앙보다 에지측이 더 두꺼운 게이트산화막을 형성하는 단계와, 게이트산화막 상부에 게이트 도전체막을 형성하고 게이트 도전체막을 패터닝하여 게이트전극을 형성한 후에, 게이트산화막을 패터닝하는 단계를 포함한다.In order to achieve the above object, the manufacturing method of the present invention includes stacking an insulating film and a conductor film on a semiconductor substrate, patterning the stacked conductor film and the insulating film, and implanting impurities into the substrate using the patterned conductive film and the insulating film as a mask. Forming at least two semiconductor impurity layers, removing the conductor film and the insulating film, and performing a thermal oxidation process on the substrate to form a gate oxide film having a thicker edge side than the center of the gate electrode to be formed later. And forming a gate conductor film on the gate oxide film, patterning the gate conductor film to form a gate electrode, and then patterning the gate oxide film.
도 1a 및 도 1b는 종래 기술의 전력 반도체 소자를 나타낸 수직 단면도들,1A and 1B are vertical cross-sectional views showing a power semiconductor device of the prior art,
도 2a 내지 도 2d는 도 1a에 도시된 전력 반도체 소자의 제조 공정 순서도,2A to 2D are flowcharts of a manufacturing process of the power semiconductor device shown in FIG. 1A;
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 수직 단면도,3 is a vertical cross-sectional view of a power semiconductor device according to an embodiment of the present invention;
도 4a 내지 도 4h는 도 3에 도시된 전력 반도체 소자의 제조 방법을 나타낸 공정 순서도,4A to 4H are flowcharts illustrating a method of manufacturing the power semiconductor device illustrated in FIG. 3;
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 수직 단면도.5 is a vertical cross-sectional view of a power semiconductor device according to another embodiment of the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 102, 103 : 에피텍시층100: semiconductor substrate 102, 103: epitaxy layer
104 : 절연막 106 : 도전체막104: insulating film 106: conductor film
108 : n+ 불순물층 110 : p- 불순물층108: n + impurity layer 110: p- impurity layer
112 : 게이트산화막 112a : 게이트산화막 에지112: gate oxide film 112a: gate oxide film edge
114' : 게이트전극114 ': gate electrode
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 수직 단면도로서, 이를 참조하면 본 발명의 일 실시예에 따른 수직형 DMOS 트랜지스터는 다음과 같은 구조를 갖는다.3 is a vertical cross-sectional view of a power semiconductor device according to an embodiment of the present invention. Referring to this, the vertical DMOS transistor according to the embodiment of the present invention has the following structure.
본 발명의 수직형 DMOS 트랜지스터는 p+형 반도체 기판(100) 위에 형성된 n-형 애피택시층(102)과, n-형 애피택시층(102) 내의 기판 표면 근방에 n+ 형 불순물이 주입된 소오스 영역(108)과, n-형 애피택시층(102) 내에 소오스 영역(108)을 둘러싼 p-형 베이스 영역(110)과, n-형 애피택시층(102)을 포함한 기판 상부에 형성된 게이트전극(114')과, 게이트전극(114')과 n-형 애피택시층(102) 사이에 형성되나, 게이트전극(114')의 중앙보다 에지측(112a)이 더 두꺼운 게이트산화막(112)으로 구성된다. 여기서, 수직형 DMOS 트랜지스터의 게이트전극(114') 하부에서는 2층의 불순물층, 예컨대 소오스 영역(108)과 베이스 영역(110)이 소정 거리 이격되어 있다.In the vertical DMOS transistor of the present invention, a source region in which n + type impurities are implanted in the n-type epitaxy layer 102 formed on the p + -type semiconductor substrate 100 and near the substrate surface in the n-type epitaxy layer 102. And a gate electrode formed on the substrate including the p-type base region 110 surrounding the source region 108 in the n-type epitaxy layer 102 and the n-type epitaxy layer 102. 114 ') and a gate oxide film 112 formed between the gate electrode 114' and the n-type epitaxy layer 102, but having an edge side 112a thicker than the center of the gate electrode 114 '. do. Here, two layers of impurity layers, for example, the source region 108 and the base region 110, are spaced apart from each other below the gate electrode 114 ′ of the vertical DMOS transistor.
본 실시예에서 게이트산화막(112)은 게이트전극(114')의 중앙보다 양쪽 에지측(112a)이 더 두꺼우나, 어느 한 에지측만 두꺼울 수 있다. 이는 전력 반도체 소자 또는 전력 집적회로에서 기판 표면의 불순물 농도차를 변경해서 어느 한 에지측만 두껍게 형성할 수 있다.In the present embodiment, the gate oxide film 112 is thicker at both edges 112a than at the center of the gate electrode 114 ', but may be thick at only one edge. In the power semiconductor device or the power integrated circuit, by changing the impurity concentration difference on the surface of the substrate, only one edge side can be formed thick.
그러므로, 본 발명은 게이트산화막(112)의 두꺼운 에지(112a)에 의해 게이트전극(114')과 소오스 등의 불순물층이 오버랩되는 두께가 증가되어 오버랩되는 부분에서의 기생커패시턴스가 줄어들게 되고 이로 인해 소자의 동작 속도가 향상된다.Therefore, in the present invention, the thickness of the impurity layer such as the gate electrode 114 'and the source is increased by the thick edge 112a of the gate oxide film 112, thereby reducing the parasitic capacitance at the overlapped portion. The operation speed is improved.
도 4a 내지 도 4h는 도 3에 도시된 전력 반도체 소자의 제조 방법을 나타낸 공정 순서도로서, 이를 참조하여 본 발명의 일 실시예에 따른 수직형 DMOS 트랜지스터의 제조 공정을 설명하고자 한다.4A to 4H are process flowcharts illustrating a method of manufacturing the power semiconductor device illustrated in FIG. 3, and a process of manufacturing a vertical DMOS transistor according to an exemplary embodiment of the present invention will be described with reference to this.
먼저 도 4a에 도시된 바와 같이, p+형 반도체 기판(100) 상에 n-형 애피택시층(102)을 성장시키고, 절연막(104)과 도전체막(106)을 적층시킨다.First, as shown in FIG. 4A, the n− type epitaxy layer 102 is grown on the p + type semiconductor substrate 100, and the insulating film 104 and the conductor film 106 are stacked.
도 4b에 도시된 바와 같이, 도전체막(106)을 패터닝하여 게이트 패턴(106')을 형성하고, 게이트 패턴(106')에 얼라인되게 절연막(104)을 패터닝한다.As shown in FIG. 4B, the conductive film 106 is patterned to form a gate pattern 106 ′, and the insulating film 104 is patterned to be aligned with the gate pattern 106 ′.
그리고 도 4c에 도시된 바와 같이, 게이트 패턴(106')을 마스크로 삼아 이온 주입공정을 실시한다. 이에, p형 불순물, 예컨대 보론(boron; B)을 이온 주입하여 n-형 애피택시층(102) 내에 p-형 베이스 영역(110)을 형성한다. 그리고, n형 불순물, 예컨대 인(phosphorus; P)을 이온 주입하여 p-형 베이스 영역(110)의 기판 표면에 n+형 소오스 영역(108)을 형성한다.As shown in FIG. 4C, an ion implantation process is performed using the gate pattern 106 ′ as a mask. Accordingly, p-type impurities such as boron (B) are ion-implanted to form the p-type base region 110 in the n-type epitaxy layer 102. An n + type source region 108 is formed on the substrate surface of the p− type base region 110 by ion implantation of n type impurities such as phosphorus (P).
도 4d에 도시된 바와 같이, 게이트 패턴(106') 및 절연막 패턴(104')을 제거한다.As shown in FIG. 4D, the gate pattern 106 ′ and the insulating film pattern 104 ′ are removed.
이어서 도 4e에 도시된 바와 같이, 기판에 열산화공정을 실시하여 이후 형성될 게이트전극(114')의 중앙보다 에지측이 더 두꺼운 게이트산화막(112)을 형성한다. 본 발명에서 게이트산화막(112)의 에지측을 두껍게 하는 공정 원리는 반도체 기판 표면의 도핑 불순물의 농도차로 인해 가능하다. 즉, 기판 표면의 n-형 불순물이 도핑된 애피택시층(102)과 n+형 소오스 영역(108)의 농도차에 의해 열산화 공정시 애피택시층(102)보다는 n+ 소오스 영역(108) 상부의 게이트산화막(112)이 두껍게 성장된다.Subsequently, as illustrated in FIG. 4E, a thermal oxidation process is performed on the substrate to form a gate oxide film 112 having a thicker edge side than the center of the gate electrode 114 ′ to be formed later. The process principle of thickening the edge side of the gate oxide film 112 in the present invention is possible due to the concentration difference of the doping impurities on the surface of the semiconductor substrate. That is, due to the difference in concentration between the epitaxial layer 102 doped with n-type impurities on the surface of the substrate and the n + type source region 108, the upper portion of the n + source region 108 rather than the epitaxial layer 102 during the thermal oxidation process. The gate oxide film 112 is grown thick.
계속해서 도 4f에 도시된 바와 같이, 게이트산화막(112) 상부에 게이트 도전체막(114)을 형성한다. 이때, 게이트 도전체막(114)은 도프트 폴리실리콘, 금속 또는 이들의 실리사이드막이 단층 또는 복합층으로 구성될 수 있다.Subsequently, as shown in FIG. 4F, a gate conductor film 114 is formed over the gate oxide film 112. In this case, the gate conductor layer 114 may be formed of a single layer or a composite layer of doped polysilicon, a metal, or a silicide layer thereof.
도 4g에 도시된 바와 같이, 게이트 도전체막(114)을 패터닝하여 게이트전극(114')을 형성한 후에, 게이트산화막(112)을 패터닝한다.As shown in FIG. 4G, after the gate conductor film 114 is patterned to form the gate electrode 114 ′, the gate oxide film 112 is patterned.
그리고나서 도 4h에 도시된 바와 같이, n+형 소오스 영역(108)과 p-형 베이스 영역(110)에 연결되는 소오스콘택(116)을 형성한다.Then, as shown in FIG. 4H, a source contact 116 is formed which is connected to the n + type source region 108 and the p− type base region 110.
이와 같이 본 발명에 따른 DMOS 트랜지스터의 제조 공정은 게이트산화막(112)의 에지(112a)를 두껍게 형성함으로써 게이트전극(114')과 소오스(108) 등의 불순물층이 오버랩되는 두께를 증가시켜 오버랩되는 부분에서의 기생커패시턴스를 줄일 수 있다.As described above, in the manufacturing process of the DMOS transistor according to the present invention, the edge 112a of the gate oxide film 112 is thickened to increase the overlapping thickness of the impurity layers such as the gate electrode 114 'and the source 108. The parasitic capacitance in the part can be reduced.
본 발명에서 게이트산화막(112)의 에지측(112a)을 두껍게 하는 공정 원리는 반도체 기판 표면의 도핑 불순물의 농도차로 인해 가능하다. 즉, 게이트전극(114') 하부에는 n-형 불순물이 도핑된 애피택시층(102)이 있지만, 게이트전극(114')에 의해 드러난 기판 표면에는 n+형 불순물이 도핑된 소오스 영역(108)이 있기 때문에 열산화를 이용한 게이트산화막(112) 제조시 애피택시층(102)보다는 고농도 n형 불순물 도핑된 소오스 영역(108) 상부의 게이트산화막(112)이 두껍게 성장하게 된다. 본 실시예에서는 두꺼운 게이트산화막(112a)이 n+형 소오스 영역(108)과 p-형 베이스 영역(110)에 인접해서형성되어 있으나, 다른 전력 반도체 소자(예컨대 IGBT) 또는 전력 집적회로에 따라 인접되는 p형 또는 n형 불순물층은 당업자에게 의해 변경이 가능하다.The process principle of thickening the edge side 112a of the gate oxide film 112 in the present invention is possible due to the concentration difference of the doping impurities on the surface of the semiconductor substrate. That is, although the epitaxial layer 102 doped with n-type impurities is formed under the gate electrode 114 ', the source region 108 doped with n + type impurities is formed on the substrate surface exposed by the gate electrode 114'. As a result, when the gate oxide film 112 is manufactured using thermal oxidation, the gate oxide film 112 on the source region 108 doped with a high concentration of n-type impurities is grown thicker than the epitaxial layer 102. In the present embodiment, the thick gate oxide film 112a is formed adjacent to the n + type source region 108 and the p− type base region 110, but is formed adjacent to another power semiconductor device (eg, an IGBT) or a power integrated circuit. The p-type or n-type impurity layer can be changed by those skilled in the art.
한편, 본 발명은 게이트전극(114')의 패터닝시 게이트전극의 디자인 룰을 줄여서 패터닝할 경우 n+형 소오스 영역(108)과 오버랩되는 면적을 줄일 수 있어 게이트전극(114') 에지의 기생 커패시턴스를 효과적으로 줄일 수 있다.Meanwhile, in the present invention, when the gate electrode 114 'is patterned by reducing the design rule of the gate electrode, the area overlapping with the n + type source region 108 can be reduced, thereby reducing the parasitic capacitance of the edge of the gate electrode 114'. Can be effectively reduced.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 수직 단면도로서, 이를 참조하면 본 발명의 다른 실시예는 수평형 DMOS 트랜지스터에 대한 것이다.5 is a vertical cross-sectional view of a power semiconductor device according to another embodiment of the present invention. Referring to this example, another embodiment of the present invention relates to a horizontal DMOS transistor.
본 발명의 다른 실시예에 따른 수평형 DMOS 트랜지스터도 p형 반도체 기판(101) 위에 형성된 n-형 애피택시층(103)과, n-형 애피택시층(103) 내의 기판 표면 근방에 n+ 형 불순물이 주입된 소오스 영역(108, 109)과, n-형 애피택시층(103) 내에 어느 한 소오스 영역(108)을 둘러싼 p-형 베이스 영역(110)과, n-형 애피택시층(103) 내에 다른 소오스 영역(109)을 둘러싼 n-형 베이스 영역(111)과, n-형 애피택스층(103)을 포함한 기판 상부에 형성된 게이트전극(114')과, 게이트전극(114')과 n-형 애피택시층(103) 사이에 형성되나, 게이트전극(114')의 중앙보다 에지측(112a)이 더 두꺼운 게이트산화막(112)으로 구성된다. 여기서, 수평형 DMOS 트랜지스터의 게이트전극(114') 하부에서는 2층의 불순물층, 예컨대 소오스 영역(108, 109)이 소정 거리 이격되지만, p-형 베이스 영역(110)과 n-형 베이스 영역(111)이 접합되어 있다.A horizontal DMOS transistor according to another embodiment of the present invention also has an n-type epitaxy layer 103 formed on the p-type semiconductor substrate 101 and n + type impurities in the vicinity of the substrate surface in the n-type epitaxy layer 103. The implanted source regions 108 and 109, the p-type base region 110 surrounding the source region 108 in the n-type epitaxy layer 103, and the n-type epitaxy layer 103. An n-type base region 111 surrounding another source region 109 therein, a gate electrode 114 'formed over the substrate including the n-type epitaxy layer 103, a gate electrode 114' and n Although formed between the -type epitaxy layer 103, the edge side 112a is formed with the gate oxide film 112 thicker than the center of the gate electrode 114 '. Here, although two impurity layers, for example, source regions 108 and 109, are spaced apart from each other by a predetermined distance below the gate electrode 114 ′ of the horizontal DMOS transistor, the p-type base region 110 and the n-type base region ( 111 is joined.
그러므로, 본 발명의 다른 실시예에 따른 전력 반도체 소자에서도 게이트전극(114')의 중앙보다 에지측(112a)이 더 두꺼운 게이트산화막(112)을 포함하기 때문에 게이트전극(114')과 불순물층의 오버랩되는 두께가 증가되어 오버랩되는 부분에서의 기생커패시턴스가 줄어들게 되고 이로 인해 소자의 동작 속도가 향상된다.Therefore, in the power semiconductor device according to another embodiment of the present invention, since the edge side 112a has a thicker gate oxide film 112 than the center of the gate electrode 114 ', the gate electrode 114' and the impurity layer are formed. The overlapping thickness is increased to reduce the parasitic capacitance at the overlapping portion, thereby increasing the operation speed of the device.
한편, 본 발명은 수직형 및 수평형 DMOS 트랜지스터를 예로 들어 설명하였지만, 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다. 예를 들어, 반도체 기판내에 적어도 2층이상의 반도체 불순물층을 갖고 기판 표면에 있는 불순물층의 농도차가 다른 전력 반도체 소자뿐만 아니라 전력 집적회로에서도 에지가 두꺼운 게이트산화막을 적용할 수 있다.On the other hand, the present invention has been described using the vertical and horizontal DMOS transistor as an example, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later. For example, a thick gate oxide film can be applied to a power integrated circuit as well as to a power semiconductor device having at least two or more semiconductor impurity layers in a semiconductor substrate and having different concentration differences of impurity layers on the surface of the substrate.
이상 설명한 바와 같이, 본 발명은 게이트전극과 소오스 등의 불순물층이 오버랩되는 게이트산화막의 에지 두께를 증가시켜 게이트전극의 에지측 기생커패시턴스를 줄일 수 있다.As described above, the present invention can reduce the edge side parasitic capacitance of the gate electrode by increasing the edge thickness of the gate oxide film overlapping the impurity layer such as the gate electrode and the source.
또한, 종래 기술에서는 게이트전극 패터닝 후에 2층의 불순물층, 소오스 및 베이스 영역을 위한 실시하였기 때문에 게이트전극과 불순물층의 오버랩 면적이 일정하였다. 하지만, 본 발명에서는 게이트전극의 패터닝시 게이트전극의 디자인 룰을 줄여서 패터닝할 수 있기 때문에 게이트전극과 n+형 소오스 영역의 오버랩면적이 줄어 들어 게이트전극 에지의 기생 커패시턴스를 효과적으로 감소시킬 수 있다.In addition, in the prior art, since the gate electrode is patterned for two impurity layers, the source and the base region, the overlap area between the gate electrode and the impurity layer is constant. However, in the present invention, since the patterning pattern of the gate electrode can be reduced by patterning the gate electrode, the overlap area between the gate electrode and the n + type source region is reduced, thereby effectively reducing the parasitic capacitance of the gate electrode edge.
따라서, 본 발명은 전력 반도체 소자 또는 이를 사용한 제품, 및 전력 집적회로에서 소자의 동작 속도를 고속화시킬 수 있는 효과가 있다.Therefore, the present invention has the effect of speeding up the operation speed of the device in the power semiconductor device or a product using the same, and the power integrated circuit.
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| KR1020010032106A KR20020093375A (en) | 2001-06-08 | 2001-06-08 | Gate oxide of power semiconductor device or power ic, and method for manufacturing thereof |
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| KR (1) | KR20020093375A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044343A (en) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | Transistor in a semiconductor device and a method of manufacturing the same |
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2001
- 2001-06-08 KR KR1020010032106A patent/KR20020093375A/en not_active Application Discontinuation
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