KR20020073942A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 캐패시터의 기울어짐 방지용 고정층을 갖는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a fixed layer for preventing tilting of a capacitor.
반도체 장치가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 한편, 다램셀의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 경주되고 있다. 이러한 노력의 일환으로, 캐패시터의 유효 면적을 증가시키기 위해, 캐패시터를 실린더형, 핀형 또는 박스형과 같이 입체적으로 형성하고 있다.As semiconductor devices are highly integrated, the area occupied by unit cells is decreasing. On the other hand, since the driving ability of the darm cell is determined by the capacitance of the capacitor, various efforts have been made to increase the capacitance despite the reduction in the area occupied by the capacitor. As part of this effort, in order to increase the effective area of the capacitor, the capacitor is formed in three dimensions such as a cylinder, a pin or a box.
한편 피치 사이즈가 0.21㎛이하인 반도체 장치에서 단위 셀당 캐패시턴스가 25fF이상이 확보되어야 하므로, 캐패시터의 높이를 10000Å이상으로 증가시켜야 한다.On the other hand, in a semiconductor device having a pitch size of 0.21 μm or less, a capacitance per unit cell of 25 fF or more must be ensured, so that the height of the capacitor must be increased to 10000 μs or more.
그런데, 집적도의 증가에 따라 캐패시터의 스토리지 전극의 하부 면적이 좁아지게되는 반면 그의 높이는 증가하므로, 캐패시터 형성 이후의 공정에 기인한 물리적인 충격에 의해 캐패시터가 쉽게 기울어지거나 부러지게 되어, 멀티 비트 페일(multi bit fail)을 유발하거나, 인접하는 캐패시터의 상부가 붙게되어 트윈 비트 페일(twin bit fail)을 유발시키기도 한다.However, as the degree of integration increases, the lower area of the storage electrode of the capacitor is narrowed while its height is increased, so that the capacitor is easily tilted or broken due to the physical impact caused by the process after capacitor formation. It may cause multi bit fail, or the upper part of adjacent capacitors may stick, causing twin bit fail.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐패시터의 쓰러짐 또는 기울어짐을 방지할 수 있는 고정층을 가지는 반도체 장치의 제조 방법을 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to provide a method for manufacturing a semiconductor device having a fixed layer capable of preventing the capacitor from falling or tilting.
도 1a 내지 도 1h는 본 발명의 일실시예 따른 캐패시터 기울어짐 방지용 고정층을 갖는 반도체 장치의 제조 방법을 보여주는 공정 단면도들이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a fixed layer for preventing a capacitor from tilting in accordance with an embodiment of the present invention.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 캐패시터 기울어짐 방지용 고정층을 갖는 반도체 장치의 제조 방법을 보여주는 공정 단면도들이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a pinned layer for preventing capacitor inclination according to another embodiment of the present invention.
도 3은 본 발명의 또 다른 실시예에 따라 제조된 캐패시터 기울어짐 방지용 고정층을 갖는 반도체 장치의 단면도이다.3 is a cross-sectional view of a semiconductor device having a pinned layer for preventing capacitor tilting according to another embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따라 제조된 캐패시터 기울어짐 방지용 고정층을 갖는 반도체 장치의 단면도이다.4 is a cross-sectional view of a semiconductor device having a pinned layer for preventing capacitor inclination manufactured in accordance with another embodiment of the present invention.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 일예에 따르면, 반도체 기판 상에 콘택 플러그를 구비한 제 1 층간 절연막을 형성한다. 제 1 층간 절연막 상에, 리세스된 라인 패턴을 포함하는 제 2 층간 절연막을 형성한다. 제 2 층간 절연막 상에 고정층을 형성하고, 이어서 고정층, 제 2 층간 절연막의 소정 부분을식각하여 콘택 플러그를 노출시키는 개구부를 형성한다. 개구부의 내벽, 개구부에 의해 노출된 제 1 층간 절연막의 상면 및 고정층의 상면에 도전성 물질층을 형성한다. 이후에 개구부를 완전히 채우도록 도전성 물질층 상부에 희생층을 형성한다. 희생층이 형성된 반도체 장치에 대해, 고정층이 라인 패턴 내에만 남도록 기계 및 화학적 연마를 실시한다. 이후에 희생층을 제거한다.According to an example of the present invention, a first interlayer insulating film having a contact plug is formed on a semiconductor substrate. On the first interlayer insulating film, a second interlayer insulating film including a recessed line pattern is formed. A pinned layer is formed on the second interlayer insulating film, and then a portion of the fixed layer and the second interlayer insulating film is etched to form an opening for exposing the contact plug. A conductive material layer is formed on the inner wall of the opening, the top surface of the first interlayer insulating film exposed by the opening, and the top surface of the pinned layer. A sacrificial layer is then formed over the conductive material layer to completely fill the opening. For the semiconductor device on which the sacrificial layer is formed, mechanical and chemical polishing are performed so that the pinned layer remains only in the line pattern. The sacrificial layer is then removed.
전술한 일예의 변형으로, 개구부 형성 후 개구부를 완전히 채우도록 개구부가 형성된 결과물 전면에 도전성 물질층을 형성한다. 그리고 고정층이 라인 패턴 내에만 남도록 도전성 물질층을 기계 및 화학적으로 연마할 수 있다.In the above-described modification, the conductive material layer is formed on the entire surface of the resultant product in which the opening is formed to completely fill the opening after the opening is formed. The conductive material layer can then be mechanically and chemically polished so that the pinned layer remains only in the line pattern.
본 발명의 다른 예에 따르면, 고정층 형성 단계와 개구부 형성 단계 사이에, 고정층 상면에 제 3 층간 절연막을 형성하고, 개구부 형성 단계에서 고정층, 제 2 층간 절연층과 함께 제 3 층간 절연막의 소정 부분도 식각된다. 그리고 전술한 다른 예의 변형으로, 개구부 형성 단계 이후에 상기 개구부는 도전성 물질로 완전히 채워질 수 있다.According to another example of the present invention, a third interlayer insulating film is formed on the upper surface of the fixed layer between the fixing layer forming step and the opening forming step, and a predetermined portion of the third interlayer insulating film is formed together with the fixed layer and the second interlayer insulating layer in the opening forming step. Etched. In another variation of the foregoing example, after the opening forming step, the opening may be completely filled with a conductive material.
이상의 예에서 언급한 고정층은 실리콘 질화막과 같은 절연막으로 이루어질 수 있으며, 라인 패턴의 수는 하나 이상이다. 또한 도전성 물질층은 폴리실리콘으로 구성될 수 있다.The pinned layer mentioned in the above example may be made of an insulating film such as a silicon nitride film, and the number of line patterns is one or more. The conductive material layer may also be made of polysilicon.
이하, 첨부된 도면을 참조하여, 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.
(실시예 1)(Example 1)
도 1a에서, 트랜지스터(도시되지 않음)가 형성된 반도체 기판(10) 상에 트랜지스터의 활성 영역과 접촉하는 콘택 플러그(14)가 구비된 제 1 층간 절연막(12)을형성한다. 콘택 플러그(14)의 형성 방법은 통상의 기술을 이용한다. 다음, 콘택 플러그(14)를 구비한 제 1 층간 절연막(12) 상부에 식각 저지막(16)을 형성한다.In FIG. 1A, a first interlayer insulating film 12 having a contact plug 14 in contact with an active region of a transistor is formed on a semiconductor substrate 10 on which a transistor (not shown) is formed. The formation method of the contact plug 14 uses a conventional technique. Next, an etch stop layer 16 is formed on the first interlayer insulating layer 12 having the contact plug 14.
도 1b에서, 식각 저지막(16) 상면에 캐패시터의 스토리지 전극을 형성할 제 2 층간 절연막(18)을 형성한다. 제 2 층간 절연막은 실리콘 산화막, 실리콘 질화막, USG(Undoped Silicate Glass), PSG(Phosphore Silicate Glass), TEOS(TetraEthylOrthoSilicate), 또는 SOG(Spin On Glass)등으로 구성될 수 있다.In FIG. 1B, a second interlayer insulating layer 18 to form a storage electrode of the capacitor is formed on the etch stop layer 16. The second interlayer insulating layer may be formed of a silicon oxide layer, a silicon nitride layer, an undoped silicate glass (USG), a phosphore silicate glass (PSG), a tetraethoxy orthosilicate (TEOS), or a spin on glass (SOG).
도 1c에서, 캐패시터의 단축의 중심 부위를 통과하는 라인 패턴을 형성하기 위해, 상기 제 2 층간 절연막(18) 상에 포토레지스트 패턴(20)을 형성하고 식각 공정을 진행한다. 라인 패턴은 캐패시터의 단축 중심 부위를 통과하도록 형성되는 것이 바람직하나 반드시 이에 한정되는 것은 아니다. 또한 라인 패턴의 수도 다수개 가능하다.In FIG. 1C, a photoresist pattern 20 is formed on the second interlayer insulating layer 18 and an etching process is performed to form a line pattern passing through the central portion of the short axis of the capacitor. The line pattern is preferably formed to pass through the central portion of the capacitor, but is not necessarily limited thereto. Also, a plurality of line patterns can be provided.
다음, 포토레지스트 패턴(20)과 식각 부산물 또는 찌꺼기를 제거한 후, 도 1 d에 도시된 것과 같이, 라인 패턴이 형성된 제 2 층간 절연막(18a)상면에 캐패시터의 쓰러짐 또는 기울어짐 방지용 고정층(22)을 형성한다. 고정층(22)은 실리콘 질화막과 같은 절연성 물질로 이루어진다.Next, after removing the photoresist pattern 20 and the etching by-products or debris, as shown in FIG. 1D, the pinned layer 22 for preventing the capacitor from falling or tilting on the upper surface of the second interlayer insulating layer 18a having the line pattern formed thereon. To form. The pinned layer 22 is made of an insulating material such as silicon nitride film.
도 1e에서, 고정층(22) 상부에, 콘택 플러그(14) 사이의 기판과 중첩되는 포토레지스트 패턴(24)을 형성하고, 이를 이용하여, 고정층(22), 제 2 층간 절연막(18a) 및 식각 저지막(16)을 패터닝하여, 고정층 패턴(22a), 제 2 층간 절연막 패턴(18b) 및 식각 저지막 패턴(16a)을 형성하고 개구부(25)를 형성한다.In FIG. 1E, the photoresist pattern 24 overlapping the substrate between the contact plugs 14 is formed on the pinned layer 22, and the pinned layer 22, the second interlayer insulating layer 18a and the etching are formed using the photoresist pattern 24. The blocking layer 16 is patterned to form the pinned layer pattern 22a, the second interlayer insulating layer pattern 18b, and the etch stop layer pattern 16a and to form the opening 25.
포토레지스트 패턴(24)을 제거한 뒤, 개구부(25)의 내벽, 개구부(25)에 의해노출된 기판 상면 및 고정층 패턴(22a)의 상면에 폴리실리콘층(26)을 형성한다.After the photoresist pattern 24 is removed, the polysilicon layer 26 is formed on the inner wall of the opening 25, the upper surface of the substrate exposed by the opening 25, and the upper surface of the pinned layer pattern 22a.
다음, 도 1g에서, 개구부(25)가 완전히 채워지도록 폴리실리콘층(26) 상면에 절연물질층(도시되지 않음)을 형성한다. 그리고, 기게 및 화학적 연마를 실시하여, 라인 패턴 내부의 고정층만을 남기도록 고정층 패턴(22a)에 상부에 위치하는 폴리실리콘층이 제거하여 스토리지 전극(26a)을 형성한다. 이때, 고정층(22a)의 일부도 제거되어 패턴(22b)이 형성되고 평탄화된 제 3 층간 절연막(28)이 형성된다.Next, in FIG. 1G, an insulating material layer (not shown) is formed on the top surface of the polysilicon layer 26 so that the opening 25 is completely filled. The polysilicon layer located above the fixed layer pattern 22a is removed to form the storage electrode 26a by performing mechanical and chemical polishing to leave only the fixed layer inside the line pattern. At this time, a part of the pinned layer 22a is also removed to form the pattern 22b and to form the planarized third interlayer insulating film 28.
도 1h에서, 제 3 층간 절연막(28)을 제거하여 개구부(30)를 형성한다.In FIG. 1H, the third interlayer insulating film 28 is removed to form the opening 30.
이후에 스토리지 전극(26a)의 표면에 유전막(도시되지 않음)과 도전성 물질(도시되지 않음)을 순차적으로 증착하여 캐패시터를 완성한다.Thereafter, a dielectric film (not shown) and a conductive material (not shown) are sequentially deposited on the surface of the storage electrode 26a to complete the capacitor.
고정층의 일부(22b)가 캐패시터 사이에서 이들과 연결되어 있으므로, 캐패시터의 높이 증가에 따른 쓰러짐이나 기울어짐이 예방될 수 있다.Since a part of the fixed layer 22b is connected to them between the capacitors, it is possible to prevent fall or inclination due to the height of the capacitors.
(실시예 2)(Example 2)
도 2a의 반도체 기판(40) 상에 제 1층간 절연막(42), 제 1 층간 절연막(42)내에 구비된 콘택 플러그(44)를 형성하는 공정에 대한 설명은 도 1a에 관한 설명이 적용된다. 이후, 도 1b 내지 도 1d와 같이, 제 1 층간 절연막(42) 상면에 식각 저지막(도시되지 않음) 및 제 2 층간 절연막(도시되지 않음)을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 이용하여 라인 패턴을 형성한다. 포토레지스트 패턴을 제거한 뒤 라인 패턴을 포함하는 제 2층간 절연막 상에 고정층(도시되지 않음)과 제 3 층간 절연막(도시되지 않음)을 순차적으로 형성한다. 그리고, 제 3 층간 절연막 상에 패터닝된 포토레지스트막(54)을 형성한다. 포토레지스트막(54)을이용하여, 제 3 층간 절연막, 고정층, 제 2 층간 절연막 및 식각 저지막을 식각하여 콘택 플러그(44)를 노출시키는 개구부(56)를 형성한다.The description regarding the process of forming the first interlayer insulating film 42 and the contact plug 44 provided in the first interlayer insulating film 42 on the semiconductor substrate 40 of FIG. 2A applies to the description of FIG. 1A. 1B to 1D, an etch stop layer (not shown) and a second interlayer insulating layer (not shown) are sequentially formed on the upper surface of the first interlayer insulating layer 42, and a photoresist pattern (not shown) is sequentially formed. ) To form a line pattern. After removing the photoresist pattern, a pinned layer (not shown) and a third interlayer insulating film (not shown) are sequentially formed on the second interlayer insulating film including the line pattern. Then, the patterned photoresist film 54 is formed on the third interlayer insulating film. The photoresist film 54 is used to form an opening 56 for exposing the contact plug 44 by etching the third interlayer insulating film, the pinned layer, the second interlayer insulating film, and the etch stopper film.
참조 번호 46은 패터닝된 식각 저지막(식각 저지막 패턴)을 나타내고, 참조 번호 48은 패터닝된 제 2 층간 절연막(제 2 층간 절연막 패턴), 참조 번호 50은 패터닝된 고정층(고정층 패턴), 참조 번호 52는 패터닝된 제 3 층간 절연막(제 3 층간 절연막 패턴)을 나타낸다.Reference numeral 46 denotes a patterned etch stop layer (etch stop layer pattern), reference numeral 48 denotes a patterned second interlayer insulating layer (second interlayer insulating layer pattern), reference numeral 50 denotes a patterned fixed layer (fixed layer pattern), reference number 52 shows a patterned third interlayer insulating film (third interlayer insulating film pattern).
포토레지스트막(54)을 제거한 뒤, 도 2b에 도시된 것과 같이 결과물 전면에 폴리실리콘층(58)을 형성한다. 그리고 개구부(56)을 채우도록 폴리실리콘층(58) 상면에 희생층(60)을 형성한다.After removing the photoresist film 54, a polysilicon layer 58 is formed on the entire surface of the resultant as shown in FIG. 2B. The sacrificial layer 60 is formed on the upper surface of the polysilicon layer 58 to fill the opening 56.
다음, 희생층(60)을 포함하는 결과물을 제 3 층간 절연막 패턴(52) 상면이 노출될때 까지 기계 및 화학적으로 연마하여, 개구부(56)를 채우는 희생층 패턴(도시되지 않음)을 형성한다.Next, the resulting product including the sacrificial layer 60 is mechanically and chemically polished until the upper surface of the third interlayer insulating film pattern 52 is exposed to form a sacrificial layer pattern (not shown) filling the opening 56.
이후, 평탄화된 희생층 패턴과 제 3 층간 절연막 패턴(52)을 제거하여, 도 2c에 도시된 것과 같은 캐패시터의 스토리지전극(58a)을 형성한다. 이때에도 인접 스토리지전극과의 사이에 고정층(50)이 설치되어 있어, 캐패시터의 쓰러짐 또는 기울어짐을 방지할 수 있다.Thereafter, the planarized sacrificial layer pattern and the third interlayer insulating layer pattern 52 are removed to form the storage electrode 58a of the capacitor as shown in FIG. 2C. In this case, the pinned layer 50 is disposed between the adjacent storage electrodes, thereby preventing the capacitor from falling or tilting.
(실시예 3)(Example 3)
도 3의 참조 번호 60, 62 64, 66 및 68은 각각 도 1e의 참조 번호, 10, 12, 14, 16a, 18b에 해당한다. 도 1e에서의 사용된 포토레지스트 패턴(24)을 제거한 뒤, 제 2 층간 절연막 패턴(68) 사이인 개구부(25)를 완전히 매립시키는 폴리실리콘층(도시되지 않음)을 형성한다.Reference numerals 60, 62 64, 66 and 68 of FIG. 3 correspond to reference numerals 10, 12, 14, 16a and 18b of FIG. 1E, respectively. After the used photoresist pattern 24 in FIG. 1E is removed, a polysilicon layer (not shown) is formed to completely fill the openings 25 between the second interlayer insulating film patterns 68.
그리고, 기계 및 화학적 연마를 실시하여, 평탄화된 폴리실리콘층(72)과 고정층 패턴(70)을 형성한다. 이에 의해 평탄화된 폴리실리콘층(72)은 박스형 스토리지 전극을 구성하게 된다. 따라서, 고정층 패턴(70)에 의해 캐패시터의 쓰러짐이나 기울어짐을 예방할 수 있다.Then, mechanical and chemical polishing are performed to form the planarized polysilicon layer 72 and the fixed layer pattern 70. As a result, the planarized polysilicon layer 72 constitutes a box-type storage electrode. Therefore, it is possible to prevent the capacitor from falling or tilting by the fixed layer pattern 70.
(실시예 4)(Example 4)
도 4의 참조 번호 80, 82 84, 86, 88 및 90은 각각 도 2a의 참조 번호, 40, 42, 44, 46, 48 및 50에 해당한다. 도 2a의 포토레지스트 패턴(54)을 제거한 뒤, 도 2b의 희생층(60) 대신 개구부(56)를 완전히 매립시키는 폴리실리콘층(도시되지 않음)을 형성한다. 그리고, 기계 및 화학적 연마를 실시하여, 스토리지 전극인 평탄화된 폴리실리콘층(92)을 형성한다. 이후에 고정층(90) 상부에 위치하는 절연층을 제거한다.Reference numerals 80, 82 84, 86, 88 and 90 of FIG. 4 correspond to reference numerals 40, 42, 44, 46, 48 and 50 of FIG. 2A, respectively. After removing the photoresist pattern 54 of FIG. 2A, a polysilicon layer (not shown) is formed to completely fill the openings 56 instead of the sacrificial layer 60 of FIG. 2B. Then, mechanical and chemical polishing are performed to form a planarized polysilicon layer 92 which is a storage electrode. Thereafter, the insulating layer positioned on the pinned layer 90 is removed.
본 실시예에서도 스토리지 전극(92) 사이에는 고정층(90)이 설치되어 있어, 캐패시터의 쓰러짐이나 기울어짐을 예방할 수 있다.Also in this embodiment, the pinned layer 90 is provided between the storage electrodes 92 to prevent the capacitor from falling down or tilting.
본 발명에 따른 각종 실시예서는 캐패시터와 인접하는 캐패시터 사이에 고정층 패턴(22b, 50, 70 및 90)이 배치되어 있으므로, 물리적인 충격에 의해 캐패시터가 쓰러지거나 기울어지는 것을 방지할 수 있다.In various embodiments of the present invention, since the fixed layer patterns 22b, 50, 70, and 90 are disposed between the capacitor and the adjacent capacitor, the capacitor may be prevented from falling down or tilting due to physical impact.
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