KR20020072998A

KR20020072998A - Phase frequency detector

Info

Publication number: KR20020072998A
Application number: KR1020010013129A
Authority: KR
Inventors: 진태; 이종원
Original assignee: 주식회사 케이이씨
Priority date: 2001-03-14
Filing date: 2001-03-14
Publication date: 2002-09-19
Also published as: KR100390269B1

Abstract

PURPOSE: A phase frequency detector is provided, which operates under a low power in a high speed, and discriminates a phase difference within two times of a phase and a frequency. CONSTITUTION: The first D-flip flop(21) outputs the first output signal(UP) according to the first input signal, and the second D-flip flop(22) outputs the second output signal(DN) according to the second input signal. And an AND gate(23) is connected between output ports of the first and the second D-flip flop and reset ports, and resets the first and the second D-flip flop with an output signal generated by performing an AND operation of the first and the second output signal. The AND gate comprises two transistors receiving the first and the second output signal as inputs which are connected serially as to the first and the second D-flip flop.

Description

Phase Frequency Detector

본 발명은 위상 주파수 검출기에 관한 것으로, 특히 트랜지스터를 최소의 개수로 구성하여 저전압·저전력 구현이 가능하도록 한 위상 주파수 검출기 구현에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase frequency detector, and more particularly, to the implementation of a phase frequency detector that enables a low voltage and low power implementation by configuring a minimum number of transistors.

위상 동기 루프(Phase-Locked Loop ; 이하 "PLL"라 함)는 주파수 합성, 클럭 및 데이터 복원 등의 기능을 수행하기 위해 통신 시스템에서 필수적으로 필요한 회로이다. 최근의 통신 시스템의 고속화 및 초경량화로 인하여 이에 포함되는 저전압·저전력의 구현과 고주파수 대역에서 안정적으로 동작할 수 있는 PLL 구조에 관한 연구가 활발히 진행되고 있다.A phase-locked loop (hereinafter referred to as "PLL") is an essential circuit in a communication system to perform functions such as frequency synthesis, clock and data recovery. Due to the high speed and ultra light weight of recent communication systems, studies on the implementation of low voltage and low power included therein and a PLL structure capable of operating stably in a high frequency band have been actively conducted.

PLL은 도 1과 같이 네 가지 블럭으로 구성되어 있다. 위상 주파수 검출기(11)는 외부에서 입력되는 입력전압 Vin과 전압제어발진기(14)의 출력전압 Vclk를 입력으로 받아들인다. 이상적으로 위상 주파수 검출기(11)는 두 입력 신호인 Vin과 Vclk의 위상 및 주파수 차이가 발생하는 경우에만 업(이하, "UP"라 함) 또는 다운(이하, "DN"라 함) 신호를 출력한다.The PLL is composed of four blocks as shown in FIG. The phase frequency detector 11 accepts an input voltage Vin input from the outside and an output voltage Vclk of the voltage controlled oscillator 14 as inputs. Ideally, the phase frequency detector 11 outputs an up (hereinafter referred to as "UP") or a down (hereinafter referred to as "DN") signal only when a phase and frequency difference between two input signals Vin and Vclk occurs. do.

이의 동작을 살펴보면, 입력전압 Vin의 위상 및 주파수가 출력전압 Vclk의 위상 및 주파수 보다 앞설 경우에는 논리 '1'이 UP으로 출력되고, 반대로 Vclk의 위상 및 주파수가 Vin 보다 앞설 경우에는 DN에 논리 '1'이 출력된다. 또한, Vin과 Vclk의 위상 및 주파수 차가 없는 경우에는 UP과 DN 출력단자에 논리 '0'의 신호를 발생하여 이를 전하펌프(12)와 루프필터(13)에 전달한다.In operation, if the phase and frequency of the input voltage Vin are ahead of the phase and frequency of the output voltage Vclk, logic '1' is outputted as UP, and if the phase and frequency of Vclk are ahead of Vin, the logic ' 1 'is output. In addition, when there is no phase and frequency difference between Vin and Vclk, a signal of logic '0' is generated at the UP and DN output terminals and transferred to the charge pump 12 and the loop filter 13.

일반적으로 전하펌프(12)와 루프필터(13)는 루프필터(13)의 캐패시터를 충전시키거나 방전시키는데 필요한 두 개의 전류원과 논리 '1'의 값을 가질 경우에 도통되는 두 개의 스위치로 구성되어 있다. 이와 같은 구조의 전하펌프(12)와 루프필터(13)는 입력된 값의 상태에 따라서 전압제어발진기(14)의 출력 주파수를 제어하는 전압인 Vc를 발생시키고 이의 크기를 조절하는 역할을 한다. 전압제어발진기(14)는 전하펌프(12)와 루프필터(13)로부터 발생된 제어 전압인 Vc의 크기에 비례하여 출력신호 Vclk의 주파수를 조절하게 된다.In general, the charge pump 12 and the loop filter 13 are composed of two current sources required to charge or discharge the capacitor of the loop filter 13 and two switches that are turned on when they have a value of logic '1'. have. The charge pump 12 and the loop filter 13 having such a structure generate Vc, which is a voltage for controlling the output frequency of the voltage controlled oscillator 14 and adjust its size according to the state of the input value. The voltage controlled oscillator 14 adjusts the frequency of the output signal Vclk in proportion to the magnitude of the control voltage Vc generated from the charge pump 12 and the loop filter 13.

이상적인 위상 주파수 검출기(11)는 두 입력 신호인 Vin과 Vclk의 위상 및 주파수 차이가 발생하는 경우에만 UP 또는 DN 신호를 출력하는데, 위상 및 주파수 차가 없는 경우에는 논리 '0'의 신호를 출력하여야 한다.The ideal phase frequency detector 11 outputs a UP or DN signal only when a phase and frequency difference between two input signals Vin and Vclk occurs, and a signal of logic '0' should be output when there is no phase and frequency difference. .

그러나, 현재 사용되는 위상 주파수 검출기(11)는 Vin과 Vclk의 두 입력 신호가 어느 정도의 위상 차이를 가지고 논리 '0'에서 논리 '1'로 변할 때 그 위상 차이만큼의 간격을 두고 UP과 DN의 두 출력 신호가 논리 '1'로 상승한다. 이때 UP과 DN이 동시에 논리 '1'의 값을 가지는 경우가 발생하고 이는 리셋하는데 필요한 시간만큼 유지된다. 리셋하는데 필요한 시간동안 전하펌프의 두 개의 스위치가 동시에 도통되어 두개의 전류원이 하나의 경로에 위치하여 전류가 흐르게 되고 이러한 회로의 단락으로 인한 제어전압(Vc)의 왜곡이 지터 잡음을 일으키게 하는 한 원인이 된다. 또한, 위상 주파수 검출기(11)에서 입력이 출력으로 나타나기까지의 시간인 전달 시간이 길어지면 전체 위상 동기 루프의 루프 지연이 증가하여 입력 신호의 주파수 획득 과정과 위상 고정된 상태에서 위상 동기된 상태에 영향을 미치게 된다.However, the phase frequency detector 11 currently used has UP and DN spaced by the phase difference when the two input signals Vin and Vclk change from logic '0' to logic '1' with some phase difference. The two output signals rise to logic '1'. At this time, the case where UP and DN have the logic '1' value at the same time is maintained for the time required to reset. The two switches of the charge pump are simultaneously turned on during the time required to reset, so that two current sources are located in one path, causing current to flow, and a distortion of the control voltage (Vc) caused by a short circuit in these circuits causes jitter noise. Becomes In addition, if the propagation time, which is the time until the input appears as an output in the phase frequency detector 11, becomes longer, the loop delay of the entire phase-locked loop is increased, so that the phase-locked state in the phase acquisition state and the frequency acquisition process of the input signal is increased. Will be affected.

위상 주파수 검출기(11)는 PLL 회로에서 입력신호 Vin와 출력신호 Vclk를 비교하여 위상과 주파수를 비교 출력하는 회로로서, 가장 간단한 위상 주파수 검출기는 XOR 게이트를 사용하는데 이는 입력에 대해서 출력이 반으로 줄어들며 두 입력신호의 위상차가 180。이상이 되면 위상 차이를 판별하지 못하는 단점이 있다. 이러한 단점을 보완하기 위해 도 2와 같은 두 입력신호가 동일하지 않으면, 두 입력 신호의 위상 차이를 출력으로 내보내는 회로로 에지-트리거형 위상 주파수 검출기가 사용된다.The phase frequency detector 11 compares an output signal Vin with an output signal Vclk in a PLL circuit, and outputs a phase and a frequency. The simplest phase frequency detector uses an XOR gate. If the phase difference between the two input signals is more than 180 °, there is a disadvantage that the phase difference cannot be determined. To compensate for this disadvantage, if two input signals as shown in FIG. 2 are not identical, an edge-triggered phase frequency detector is used as a circuit for outputting a phase difference between the two input signals to the output.

도 2는 에지-트리거형 위상 주파수 검출기의 구조와 그 구동 파형을 도시한 것이다.Fig. 2 shows the structure of the edge-triggered phase frequency detector and its driving waveform.

도 2a를 살펴보면, 두 개의 플립플롭(15,16)과 앤드(AND) 게이트(17)로 구성된 위상 주파수 검출기로 40 여 개의 트랜지스터로 구성되며, 위상 주파수 검출기의 출력은 입력 파형의 에지에 의해 변하게 된다.Referring to FIG. 2A, a phase frequency detector composed of two flip-flops 15, 16 and an AND gate 17 is composed of about 40 transistors, and the output of the phase frequency detector is changed by an edge of an input waveform. do.

하강 시점에서 동작하는 두 개의 디-플립플롭(이하. "D-F/F"라 함 ; 15,16)의 클럭 입력단에는 입력신호 Vin과 Vclk이 각각 입력되고, D 입력에는 논리 '1'의 값을 가하여서 Vin 이나 Vclk가 논리 '1'에서 논리 '0'으로 하강하는 시점에서 입력값을 외부(UP/DN)에 출력한다. 동작원리를 살펴보기 위해 Vin과 Vclk가 어느 정도의 위상차를 가지게 될 경우의 입출력 관계를 도 2b에 도시하였다.Input signals Vin and Vclk are input to the clock inputs of two de-flip-flops (hereinafter referred to as "DF / F"; 15,16), respectively, which operate at the falling point, and logic '1' is input to the D input. In addition, when Vin or Vclk falls from logic '1' to logic '0', the input value is output to the external (UP / DN). In order to examine the operation principle, the input / output relationship when Vin and Vclk have a certain phase difference is illustrated in FIG. 2B.

도 2b를 살펴보면, 입력신호 Vin 및 Vclk이 어느 정도의 위상차를 가지고서 인가된 후 입력 Vin이 하강하는 시점에서 논리 '1'의 신호가 D-F/F(15)의 출력 UP에 나타나고 Vclk가 하강하는 시점에서는 출력 DN에 논리 '1'의 신호가 나타나다. 이 때 UP과 DN 신호가 동시에 논리 '1'이 되면 앤드 게이트(17)의 출력이 논리 '1'의 값을 갖고 리셋단자(Reset)를 동작시켜서 입력신호 Vin 및 Vclk 신호를 논리 '0'으로 하강시킨다. 두 입력 신호 Vin 및 Vclk의 위상차는 전하펌프(12)에 위상차 만큼의 UP 신호가 전달되어 전압제어발진기(14)의 주파수를 증가시킴으로써 감소된다. 천이되는 순간에서만 동작하기 때문에 위상차에 관계없이 0。에서 360。까지 검출이 가능하고 위상차가 미세하여 검출해낼 수 없는 영역인 데드존을 피할 수 있다. 그러나 UP과 DN 신호들이 동시에 논리 '1'이 되는 경우가 존재하는 문제점이 있게 된다. 동시에 논리 '1'이 되면 위상 주파수 검출기(11) 다음 단인 전하펌프(12)의 두 스위치를 동시에 도통시켜서 전류 경로를 단락시키게 된다.Referring to FIG. 2B, when the input signals Vin and Vclk are applied with a certain phase difference, the logic '1' signal appears at the output UP of the DF / F 15 at the time when the input Vin falls and the time when Vclk falls. In the output DN, a logic '1' signal appears. At this time, if the UP and DN signals are the logic '1' at the same time, the output of the AND gate 17 has the value of logic '1' and operates the reset terminal Reset to reset the input signals Vin and Vclk signals to logic '0'. Lower The phase difference between the two input signals Vin and Vclk is reduced by transmitting the UP signal by the phase difference to the charge pump 12 to increase the frequency of the voltage controlled oscillator 14. Because it operates only at the moment of transition, it is possible to detect from 0 ° to 360 ° regardless of the phase difference, and to avoid dead zone which is an area that cannot be detected due to the fine phase difference. However, there is a problem in that the UP and DN signals become logic '1' at the same time. At the same time, when the logic becomes '1', the two switches of the charge pump 12, which is next to the phase frequency detector 11, are simultaneously conducted to short-circuit the current path.

루프필터(13)의 제어전압 Vc은 단락된 회로에 의해서 순간적으로 변하게 되고 리셋에 필요한 시간동안 왜곡을 일으키게 된다. 이의 순간적인 제어전압 Vc의 변화에 따라 전압제어발진기(14)의 출력주파수는 왜곡되게 되어 지터 잡음이 발생하게 되고, PLL이 위상 고정된 이후에도 위상 주파수 검출기(11)와 전하펌프(12)의 선형성에 영향을 주게 되는 문제를 야기시키게 된다. 또한, 위상 주파수 검출기(11) 회로의 임계 경로가 커서 두 입력 신호 Vin, Vclk의 위상차를 검출하여 UP이나 DN의 출력 신호가 나오기까지의 전달 시간이 길게 되면 전체 위상 동기 루프의 지연 시간이 길어지기 때문에 주파수 획득 과정에서의 반응 시간이 길어지거나 위상 동기된 상태에서 리플을 야기시킬 수 있다.The control voltage Vc of the loop filter 13 is instantaneously changed by a short circuit and causes distortion for the time required for reset. As the instantaneous change of the control voltage Vc causes the output frequency of the voltage controlled oscillator 14 to be distorted, jitter noise is generated, and the linearity of the phase frequency detector 11 and the charge pump 12 even after the PLL is phase locked. This will cause problems that will affect the system. Also, if the critical path of the phase frequency detector 11 circuit is large and the phase difference between the two input signals Vin and Vclk is detected and the propagation time until the output signal of UP or DN is long, the delay time of the entire phase locked loop becomes longer. This can result in longer response times during frequency acquisition or ripples in phase locked conditions.

도 3은 도 2에 도시된 에지-트리거형 위상 주파수 검출기 구조를 회로도로 표시한 것이다.FIG. 3 shows a circuit diagram of the edge-triggered phase frequency detector structure shown in FIG.

도 3을 참조하면, 7 게이트의 상당히 긴 리셋시간과 전달시간이 걸리기 때문에 고주파수 영역의 동작에 문제가 될 수 있다.Referring to FIG. 3, since a considerably long reset time and a transfer time of 7 gates are required, the operation of the high frequency region may be problematic.

도 4는 종래의 UP과 DN 신호가 동시에 논리 '1'이 될 경우에만 리셋되는 위상 주파수 검출기 구조를 설명하는 도면이다.4 is a diagram illustrating a phase frequency detector structure that is reset only when the conventional UP and DN signals become logic '1' at the same time.

도 4a는 다수의 트랜지스터로 구성된 위상 주파수 검출기의 회로도를 도시하고 있고, 도 4a의 동작원리를 도 4b에 입출력 특성으로 나타내었다.4A shows a circuit diagram of a phase frequency detector composed of a plurality of transistors, and the operation principle of FIG. 4A is shown in FIG. 4B as input / output characteristics.

도 4를 살펴보면, Vin 신호가 논리 '0'으로 하강하는 시점에서 UP 신호가 논리 '1'로 상승한다. 이 때, 실선으로 나타나는 UP 신호의 반전된 신호가 MP6에 입력으로 가해져서 Vclk의 하강시점에서 DN 신호는 논리 '0'의 값을 출력하도록 한다. 점선으로 나타난 DN 신호는 전하 펌프(12)의 게이트를 도통시키는 문턱전압 이하의 전압을 갖게 된다. 두 번째 리셋 경로는 Vin과 Vclk를 조합하여 두 신호 모두 논리 '0'에 존재할 경우에 UP 신호를 논리 '0'으로 하강시키는 역할을 하게 된다. 따라서, UP과 DN 신호가 동시에 논리 '1'로 상승하여 리셋에 필요한 지연시간을 최소화한 것이다. 또한 출력 UP에 나타나는 신호는 하단 F/F의 게이트와 연결되어 입력 Vclk를 리셋시키는 동작을 하며, 출력 DN에 나타나는 신호는 상단 F/F의 게이트와 연결되어 입력 Vin을 리셋시키는 동작을 하게 된다.Referring to FIG. 4, the UP signal rises to logic '1' when the Vin signal falls to logic '0'. At this time, an inverted signal of the UP signal represented by a solid line is applied to the MP6 as an input so that the DN signal outputs a logic value of '0' at the time when Vclk falls. The DN signal indicated by the dotted line has a voltage below the threshold voltage for conducting the gate of the charge pump 12. The second reset path combines Vin and Vclk to serve to bring the UP signal down to logic '0' when both signals are present at logic '0'. Therefore, the UP and DN signals are simultaneously raised to logic '1' to minimize the delay time required for reset. In addition, the signal appearing at the output UP is connected to the gate of the lower F / F to reset the input Vclk, and the signal appearing at the output DN is connected to the gate of the upper F / F to reset the input Vin.

그러나 UP이 "1" 되었을 때 이 값이 DN의 인버터를 통해 대기 상태에 있다가 Vclk가 "1"에서 "0"으로 천이가 일어날 때까지 Vdd에서 접지(GND) 까지의 짧은 회로 전류가 흐르게 되고 다수의 트랜지스터를 이용함으로 인한 전력 소비가 커지게 되는 단점이 있게 된다.However, when UP is "1", this value is in standby through the inverter of DN and short circuit current flows from Vdd to ground (GND) until Vclk transitions from "1" to "0". The disadvantage is that the power consumption is increased by using a plurality of transistors.

상술한 바와 같이, 종래 구조의 회로들은 도 2를 기본으로 하여 40 여 개의트랜지스터로 구성되어 있어 게이트 캐패시턴스에 의해 출력의 지연이 생기게 되고, 특히 전원 전압을 낮출 경우 여러개의 직렬로 트랜지스터로 구성됨으로써 로직 문턱 전압 부근에서 트랜지스터가 포화 영역과 선형 영역의 동작 영역을 가지기 때문에 정상적인 출력을 기대하기 어렵다.As described above, the circuits of the conventional structure are composed of about 40 transistors based on FIG. 2, resulting in a delay of output due to the gate capacitance, and in particular, when the power supply voltage is lowered, a plurality of series transistors are used. Because the transistor has a saturation region and a linear region of operation near the threshold voltage, it is difficult to expect a normal output.

도 5는 종래의 위상 주파수 검출기를 사용하여 위상이 2π이상이거나 주파수의 차이가 2 배 이상일 경우의 구동 파형을 도시한 것이다.FIG. 5 illustrates a driving waveform when a phase is 2π or more or a frequency difference is 2 times or more using a conventional phase frequency detector.

두 입력신호의 위상 또는 주파수가 2π내에서 정확한 위상차를 판별하여야 하나, 종래의 위상 주파수 검출기는 리셋 타임을 줄이기 위해 출력단에 추가한 NOR 게이트에 의해 두 입력신호가 0일 경우, 무조건 리셋되어 정확한 위상차를 판별하지 못하게 되는 문제점이 있다.The phase or frequency of the two input signals should be determined to be accurate in the phase of 2π. However, the conventional phase frequency detector is unconditionally reset when the two input signals are zero by the NOR gate added to the output stage to reduce the reset time. There is a problem that can not be determined.

따라서, 본 발명의 목적은 위상 주파수 검출기를 최소의 트랜지스터로 구성하여 저전압·저전력 하에서의 동작과 빠른 속도를 가질 수 있도록 하고 위상 및 주파수가 2배 이내에서 위상차를 판별할 수 있도록 구현하는데 있다.Accordingly, an object of the present invention is to implement a phase frequency detector with a minimum transistor so as to have a high speed and operation under low voltage and low power, and to determine the phase difference within two times the phase and frequency.

도 1은 위상 동기 루프의 블럭도.1 is a block diagram of a phase locked loop.

도 2는 종래의 위상 주파수 검출기의 구조와 입출력 특성을 설명하는 도면.2 is a diagram for explaining the structure and input / output characteristics of a conventional phase frequency detector.

도 3은 도 2에 도시된 위상 주파수 검출기 구조의 회로를 나타내는 도면.3 shows a circuit of the phase frequency detector structure shown in FIG.

도 4는 두 리셋 경로를 가지는 종래의 위상 주파수 검출기의 구조와 입출력 특성을 설명하는 도면.4 illustrates the structure and input / output characteristics of a conventional phase frequency detector having two reset paths.

도 5는 종래의 위상 주파수 검출기에서 위상이 2π이상이거나 주파수의 차이가 2배 이상일 때의 입출력 특성을 나타내는 도면.5 is a diagram illustrating input and output characteristics when a phase is 2π or more or a frequency difference is 2 times or more in a conventional phase frequency detector.

도 6은 본 발명에 따른 위상 주파수 검출기를 나타내는 회로도.6 is a circuit diagram illustrating a phase frequency detector according to the present invention.

도 7은 도 6에 도시된 본 발명의 입출력 특성을 설명하는 도면.FIG. 7 is a view for explaining input / output characteristics of the present invention shown in FIG. 6; FIG.

도 8은 본 발명의 따른 위상이 2π이상이거나 주파수의 차이가 2배 이상인 경우의 입출력 특성을 나타내는 도면.8 is a view showing input and output characteristics when the phase is 2π or more or the frequency difference is more than 2 times according to the present invention.

상기 목적을 달성하기 위하여 본 발명에 따른 위상 주파수 검출기는 제1 입력신호에 따라 제1 출력신호로서 출력하는 제1 디-플립플롭과, 제2 입력신호에 따라 제2 출력신호로서 출력하는 제2 디-플립플롭과, 상기 제1 및 제2 디-플립플롭의출력단자들과 리셋단자들 사이에 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 발생된 출력신호로 상기 제1 및 제2 디-플립플롭을 리셋시키는 논리곱 게이트를 구비하며, 상기 논리곱 게이트는 상기 제1 및 제2 디-플립플롭 각각에 대하여 상기 제1 출력신호와 제2 출력신호를 입력신호로 하는 두 개의 트랜지스터들이 직렬로 접속되어 상기 제1 및 제2 출력신호를 논리곱 연산하여 상기 제1 및 제2 디-플립플롭을 리셋시키는 것을 특징으로 한다.In order to achieve the above object, a phase frequency detector according to the present invention includes a first de-flip-flop output as a first output signal according to a first input signal, and a second output signal as a second output signal according to a second input signal. The first and second output signals are connected between the de-flop flop and the output terminals of the first and second de-flop flops, and the reset terminals. The first and second output signals are generated by performing an AND operation on the first and second output signals. And an AND gate for resetting a second de-flip flop, wherein the AND gate has two input signals having the first output signal and the second output signal as input signals for the first and second de-flip flops, respectively. Transistors are connected in series to logically multiply the first and second output signals to reset the first and second de-flip flops.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 8.

도 6은 본 발명에 따른 위상 주파수 검출기를 설명하기 위한 도면이다.6 is a view for explaining a phase frequency detector according to the present invention.

도 6을 참조하면, 약 3V 정도의 저전압에서 동작 가능하도록 회로의 구조를 간략화하여 설계한 것으로, 10개의 트랜지스터와 2개의 인버터로 구성된다. M1 내지 M5, M11 및 M12가 도 2의 상단의 플립플롭 역할을 하게 되고, M6 내지 M10, M13 및 M14가 하단의 플립플롭 역할을 한다. 또한 M2와 M3, M7와 M8은 각각 직렬로 연결되어 앤드게이트(23)와 플립플롭(21,23)의 리셋(Reset) 단자 역할을 하여 종래의 40여개의 트랜지스터로 형성된 위상 주파수 검출기의 기능을 그대로 수행하게 된다.Referring to FIG. 6, the circuit structure is designed to be operable at a low voltage of about 3V, and is composed of ten transistors and two inverters. M1 to M5, M11, and M12 serve as flip-flops at the top of FIG. 2, and M6 to M10, M13, and M14 serve as flip-flops at the bottom. In addition, M2 and M3, M7 and M8 are connected in series to serve as reset terminals of the AND gate 23 and the flip-flops 21 and 23, respectively, to function as a phase frequency detector formed of 40 conventional transistors. It will run as is.

도 6의 구조를 보면, 전압전압(Vdd)이 인가되면 제1 입력신호(Vin)에 따라 제1 출력신호(UP)로서 출력하는 제1 D-F/F(21)과, 제2 입력신호(Vclk)에 따라 제2출력신호(DN)로서 출력하는 제2 D-F/F(22)과, 제1 및 제2 D-F/F(21,22)의 출력단자들과 리셋단자들(24,25) 사이에 접속되어 제1 및 제2 출력신호(UP,DN)를 논리곱 연산하여 발생된 출력신호로 제1 및 제2 D-F/F(21,22)을 리셋시키는 앤드 게이트(23)를 구비한다.Referring to the structure of FIG. 6, when the voltage voltage Vdd is applied, the first DF / F 21 and the second input signal Vclk output as the first output signal UP according to the first input signal Vin. Between the second DF / F 22 outputting the second output signal DN and the output terminals of the first and second DF / Fs 21 and 22 and the reset terminals 24 and 25 And AND gate 23 for resetting the first and second DF / Fs 21 and 22 with an output signal generated by performing a logical AND operation on the first and second output signals UP and DN.

앤드게이트(23)는 제1 및 제2 D-F/F(21,22) 각각에 대하여 제1 출력신호와 제2 출력신호가 각각 제어단자에 입력되고 두 개의 트랜지스터들(M2,M3,M7,M8)이 직렬로 접속되어 제1 및 제2 출력신호를 논리곱 연산하여 제1 및 제2 D-F/F(21,22)을 리셋시킨다.The AND gate 23 has a first output signal and a second output signal input to the control terminal for the first and second DF / Fs 21 and 22, respectively, and the two transistors M2, M3, M7 and M8. ) Are connected in series to reset the first and second DF / Fs (21, 22) by ANDing the first and second output signals.

앤드게이트(23)는 제1 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 N 타입 제3 트랜지스터(M3)와, 제2 출력신호가 게이트단자에 입력되고 소오스단자가 제3 트랜지스터의 드레인단자에 접속되며 소오스단자가 제1 D-F/F(21)의 리셋단자(24)에 접속되는 N 타입 제2 트랜지스터(M2)를 구비하게 된다. 또한 제2 출력신호가 게이트단자에 입력되고 소오스단자가 기저전압원에 접속되는 N 타입 제8 트랜지스터(M8)와, 제1 출력신호가 게이트단자에 입력되고 소오스단자가 제8 트랜지스터(M8)의 드레인단자에 접속되며 드레인단자가 제2 D-F/F의 리셋단자(25)에 접속되는 N 타입 제7 트랜지스터(M7)를 구비하게 된다.The AND gate 23 includes an N-type third transistor M3 in which a first output signal is input to a gate terminal and a source terminal is connected to a ground voltage source, and a second output signal is input to a gate terminal and a source terminal is connected to a third transistor. The N-type second transistor M2 is connected to the drain terminal of which is connected to the reset terminal 24 of the first DF / F 21. In addition, an N-type eighth transistor M8 having a second output signal input to the gate terminal and a source terminal connected to the base voltage source, a first output signal input to the gate terminal, and a source terminal draining the eighth transistor M8. The N-type seventh transistor M7 is connected to the terminal and the drain terminal is connected to the reset terminal 25 of the second DF / F.

제1 D-F/F(21)은 전원전압(Vdd)이 소오스단자에 입력되고 제1 입력신호(Vin)가 제1 트랜지스터(M1)의 게이트단자에 입력되며 드레인단자가 리셋단자(24)에 접속되는 P 타입 제1 트랜지스터(M1), 상기 전원전압(Vdd)이 소오스단자에 입력되고 게이트단자가 상기 리셋단자에 접속되는 P 타입 제4 트랜지스터(M4), 상기 제1 입력신호(Vin)가 게이트단자에 입력되고 드레인단자가 상기 제4 트랜지스터(M4)의 드레인단자에 접속되며 소오스단자가 상기 기저전압원에 접속되는 N 타입 제5 트랜지스터(M5), 상기 전원전압(Vdd)이 소오스단자에 입력되고 게이트단자가 상기 제4 및 제5 트랜지스터(M4,M5)의 드레인단자들에 공통 접속되며 드레인단자가 상기 제1 출력신호가 출력되는 제1 출력단자(UP)에 접속되는 P 타입 제11 트랜지스터(M11), 게이트단자가 상기 제4 및 제5 트랜지스터(M4,M5)의 드레인단자들에 공통 접속되고 소오스단자가 상기 기저전압원에 접속되며 드레인단자가 상기 제1 출력단자에 접속되는 N 타입 제12 트랜지스터(M12)를 구비하도록 구성된다.In the first DF / F 21, the power supply voltage Vdd is input to the source terminal, the first input signal Vin is input to the gate terminal of the first transistor M1, and the drain terminal is connected to the reset terminal 24. The P-type first transistor M1, the power supply voltage Vdd is input to the source terminal, and the P-type fourth transistor M4 and the first input signal Vin are connected to the reset terminal. An N-type fifth transistor M5 and a power supply voltage Vdd, which are input to a terminal and whose drain terminal is connected to the drain terminal of the fourth transistor M4 and whose source terminal is connected to the base voltage source, A P-type eleventh transistor having a gate terminal commonly connected to the drain terminals of the fourth and fifth transistors M4 and M5 and a drain terminal connected to a first output terminal UP to which the first output signal is output. M11 and a gate terminal of the fourth and fifth transistors M4 and And an N-type twelfth transistor M12 connected in common to the drain terminals of M5, a source terminal connected to the base voltage source, and a drain terminal connected to the first output terminal.

제2 D-F/F(22)은 제1 D-F/F(21)의 경우와 같은 구조를 가지고 있다.The second D-F / F 22 has the same structure as that of the first D-F / F 21.

도 6에 있어서, UP/DN 출력신호가 1일 경우 직렬로 연결되어 있는 M2, M3는 온(ON)이 되어 M4를 온(ON)시키게 된다. 이 때 제1 입력신호(Vin)이 1 인 경우는 M5가 온(ON)이 되게 된다. 이러한 경우 온(ON)이 된 M4와 M5가 직렬로 연결되어 출력이 0을 갖기 위해서는 M4와 M5의 사이즈를 조정하여 출력이 0을 유지하도록 M4를 M5보다 사이즈를 크게 하여 M5에 걸리는 전압이 인버터의 비교전압보다 크게 설계한다.In FIG. 6, when the UP / DN output signal is 1, M2 and M3 connected in series are turned on to turn on M4. At this time, when the first input signal Vin is 1, M5 is turned ON. In this case, in order for M4 and M5 to be connected in series and have an output of zero, the size of M4 is larger than M5 so that the output is 0 by adjusting the size of M4 and M5. Design larger than the comparison voltage of.

또한 UP/DN 출력신호가 1이고 제1 입력신호(Vin)가 0인 경우는 M5가 오프(OFF)가 되고, M4는 직렬연결된 M2,M3에 의해 온(ON)이 되므로 인버터를 통한 제1 출력(UP)은 0이 된다.In addition, when the UP / DN output signal is 1 and the first input signal Vin is 0, M5 is turned off and M4 is turned on by M2 and M3 connected in series. The output UP is zero.

반대로 UP/DN 출력신호가 0일 경우는 D-F/F의 역할을 하게 된다.On the contrary, if the UP / DN output signal is 0, it plays the role of D-F / F.

제1 입력신호(Vin)가 0일 경우 M1이 온(ON)이 되어 M4를 오프(OFF)시키고 M5역시 오프(OFF)인 상태를 유지하므로 출력은 이전의 상태를 유지하게 된다. 또한, 제1 입력신호(Vin)이 1일 경우 M1이 오프(OFF)가 되어 M4의 입력단자는 플로팅되고, M5는 온(ON)이 되어 출력은 1을 내보내게 되어 입력신호가 0에서 1로 바뀌는 클럭의 에지에서 동작을 하게 되어 위상 주파수 검출기의 정상동작이 가능하게 된다.When the first input signal Vin is 0, M1 is turned on, so that M4 is turned off and M5 is also kept off. Therefore, the output is maintained at the previous state. In addition, when the first input signal Vin is 1, M1 is turned off, and the input terminal of M4 is floated, M5 is turned on, and the output is output 1 so that the input signal is 0 to 1. It operates on the edge of the clock that changes to, allowing normal operation of the phase frequency detector.

도 7을 통해 도 6에 도시된 위상 주파수 검출기의 동작 원리를 살펴보기 위해서 Vin과 Vclk가 어느 정도의 위상차를 가지게 될 경우의 입출력 특성을 도시한 것이다.7 illustrates an input / output characteristic when Vin and Vclk have some phase difference in order to examine the operation principle of the phase frequency detector illustrated in FIG. 6.

도 7a는 입력신호 Vin이 Vclk보다 위상이 빠를 경우이고, 도 7b는 그 반대의 경우이다.FIG. 7A illustrates a case where the input signal Vin is earlier in phase than Vclk, and FIG. 7B illustrates the reverse case.

도 7a는 입력이 1로 상승하는 시점과 동시에 논리'1'의 신호가 D-F/F에 해당하는 부분의 출력 UP에 나타난다. 또한, 입력신호 Vclk가 1로 상승하는 시점과 동시에 출력 DN신호에 논리 '1'의 신호가 순간적으로 나타난다. 이후 UP 신호와 DN 신호는 동시에 논리 '1'에서 논리 '0'으로 리셋되게 된다.FIG. 7A shows the signal of logic '1' at the output UP of the portion corresponding to D-F / F at the same time as the input rises to 1. FIG. At the same time as the input signal Vclk rises to 1, a signal of logic '1' appears instantaneously in the output DN signal. After that, the UP signal and the DN signal are simultaneously reset from logic '1' to logic '0'.

또한 도 7b는 도 7a와 반대로 입력신호 Vclk가 1로 상승하는 시점과 동시에 논리 '1'의 신호가 출력 DN에 나타난다. 또한, 입력신호 Vin가 1로 상승하는 시점에서는 출력 UP신호가 논리 '1'의 신호를 순간적으로 나타난다. 이후, UP 신호와 DN 신호는 동시에 논리 '1'에서 논리 '0'으로 변화하여 나타나게 된다.In addition, in contrast to FIG. 7A, at the same time as the input signal Vclk rises to 1, a signal of logic '1' appears at the output DN. In addition, when the input signal Vin rises to 1, the output UP signal instantaneously represents a signal of logic '1'. Thereafter, the UP signal and the DN signal are simultaneously changed from logic '1' to logic '0'.

즉 UP/DN을 리셋시키는 방법은 UP/DN이 동시에 논리 '1'이 될 경우에는 입력단에 직렬로 연결된 두개의 트랜지스터가 앤드게이트의 역할을 하여 UP/DN이 리셋되는 것이다. 또한 Vdd에서 그라운드까지의 순간전류는 UP/DN이 동시에 1이 되었을 때만 흐르게 되므로 전력 소비면에서도 7의 지연시간을 갖는 종래의 발명보다는 우수할 수 있게 된다.In other words, the method of resetting the UP / DN is that when the UP / DN becomes a logic '1' at the same time, two transistors connected in series to the input terminal act as an AND gate, and the UP / DN is reset. In addition, since the instantaneous current from Vdd to ground flows only when UP / DN becomes 1 at the same time, power consumption can be superior to the conventional invention having a delay of 7 in terms of power consumption.

도 8은 본 발명에 따른 위상/주파수 검출기에서 위상 및 주파수 차이가 2배 이상일 경우의 입출력 특성을 도시한 것이다.8 illustrates input / output characteristics when a phase and frequency difference is two or more times in the phase / frequency detector according to the present invention.

UP/DN을 리셋시키는 방법이 UP/DN이 동시에 논리 '1'이 될 경우에는 입력단에 직렬로 연결된 두 개의 N-MOS 트랜지스터가 앤드게이트 역할을 하여 업/다운이 리셋되는 구조로서 UP/DN이 1이 될 때만 리셋되므로, 위상 및 주파수가 2배 이상이라도 위상차를 판별할 수 있게 된다.If UP / DN is reset to logic '1' at the same time, two N-MOS transistors connected in series act as an AND gate, and the up / down is reset. Since only resets to 1, the phase difference can be determined even if the phase and frequency are two or more times.

상술한 바와 같이, 본 발명에 따른 위상/주파수 검출기는 트랜지스터의 개수를 줄임에 따라 종래의 경우보다 약 70%의 칩 사이즈의 감소를 가져올 수 있고, 3개의 직렬 트랜지스터 구조를 가짐에 따라 문턱전압의 3배에 해당되는 전원전압까지 낮출 수 있어 저전압 구현과 저전력 구현이 가능하게 된다.As described above, the phase / frequency detector according to the present invention can reduce the chip size by about 70% compared to the conventional case by reducing the number of transistors, and the threshold voltage can be reduced by having three series transistor structures. The power supply voltage can be reduced by three times, enabling low voltage and low power.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 거이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

A first de-flip-flop output as a first output signal according to the first input signal,

A second de-flop flop output as a second output signal according to the second input signal,

The first and second de-flip flops are output signals generated by performing an AND operation on the first and second output signals connected between the output terminals of the first and second de-flip flops and the reset terminals. An AND gate that resets

The AND gate includes two transistors having the first output signal and the second output signal as input signals connected in series with respect to the first and second de-flip flops, respectively, to receive the first and second output signals. And performing a logical AND operation to reset the first and second de-flip flops.

The method of claim 1,

The AND gate includes an N-type third transistor having the first output signal input to a gate terminal and a source terminal connected to a base voltage source;

And an N-type second transistor in which the second output signal is input to a gate terminal, a source terminal is connected to a drain terminal of the third transistor, and a drain terminal is connected to a reset terminal of the first de-flip flop. Phase frequency detector.

The method of claim 1,

The AND gate includes an N-type eighth transistor having the second output signal input to a gate terminal and a source terminal connected to a base voltage source;

And an N-type seventh transistor having the first output signal input to a gate terminal, a source terminal connected to a drain terminal of the eighth transistor, and a drain terminal connected to a reset terminal of the second de-flip flop. Phase frequency detector.

The method of claim 2,

The first de-flip-flop includes a P-type first transistor having the power supply voltage input to a source terminal, the first input signal input to a gate terminal, and a drain terminal connected to the reset terminal;

A fourth P-type transistor in which the power supply voltage is input to a source terminal and a gate terminal thereof is connected to the reset terminal;

An N-type fifth transistor in which the first input signal is input to a gate terminal, a drain terminal is connected to a drain terminal of the fourth transistor, and a source terminal is connected to the base voltage source;

A P-type eleventh transistor in which the power supply voltage is input to a source terminal, a gate terminal is commonly connected to drain terminals of the fourth and fifth transistors, and a drain terminal is connected to a first output terminal to which the first output signal is output; Wow,

And an N-type twelfth transistor having a gate terminal commonly connected to the drain terminals of the fourth and fifth transistors, a source terminal connected to the base voltage source, and a drain terminal connected to the first output terminal. Phase frequency detector.

The method of claim 4, wherein

And the width size of the fourth transistor is set larger than that of the fifth transistor.

The method of claim 3, wherein

The second de-flip flop includes: a P-type eleventh transistor in which the power supply voltage is input to a source terminal, the second input signal is input to a gate terminal, and a drain terminal thereof is connected to the reset terminal;

A P-type ninth transistor having the power supply voltage input to a source terminal and a gate terminal thereof connected to the reset terminal;

An N-type tenth transistor in which the second input signal is input to a gate terminal, a drain terminal thereof is connected to a drain terminal of the ninth transistor, and a source terminal thereof is connected to the base voltage source;

A P-type thirteen transistor in which the power supply voltage is input to a source terminal, a gate terminal is commonly connected to drain terminals of the ninth and tenth transistors, and a drain terminal is connected to a second output terminal at which the second output signal is output; Wow,

And an N-type 14th transistor having a gate terminal commonly connected to the drain terminals of the ninth and tenth transistors, a source terminal connected to the base voltage source, and a drain terminal connected to the second output terminal. Phase frequency detector.

The method of claim 6,

And the width size of the ninth transistor is set larger than that of the tenth transistor.