KR20020070005A

KR20020070005A - 모뎀 기능 테스트를 위한 에뮬레이션 에이직 칩

Info

Publication number: KR20020070005A
Application number: KR1020010010628A
Authority: KR
Inventors: 조재민; 백인권
Original assignee: 삼성전자 주식회사
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2002-09-05

Abstract

필드 프로그래머블 게이트 어레이로 구현된, IS-95C를 만족하는 모뎀을 테스트하기 위한 에뮬레이션 에이직 칩이, 외부 모니터링 컴퓨터로부터 제공되는 테스트 프로그램을 실행하기 위한 중앙처리장치와, 개선된 마이크로컨트롤러 버스 어레이 고속 버스와 개선된 주변장치 버스를 인터페이스하기 위한 브리지와, 필드 프로그래머블 게이트 어레이로 구현된 모뎀을 테스트하기 위한 다수의 테스트 포트들과, 상기 칩의 상용 입출력 포트들과 상기 다수의 테스트 포트들을 멀티플렉싱하는 입출력 인터페이스부와, 상기 모뎀으로부터 입출력 인터페이스부를 통해 전달되는 데이터읽기신호를 상기 브리지로 전달하기 위한 멀티플렉서와, 상기 개선된 주변장치 버스와 연결되며, 상기 외부 모니터링 컴퓨터로 테스트 결과를 전송하는 주변장치부로 구성됨을 특징으로 한다.

Description

모뎀 기능 테스트를 위한 에뮬레이션 에이직 칩 {EMULATION ASIC CHIP FOR TESTING MODEM FUNCTION}

본 발명은 이동통신장비를 에뮬레이션(emulation) 테스트하기 위한 장치에 관한 것으로, 특히 모뎀 기능을 테스트하는 에뮬레이션 에이직(ASIC: Application Specific Integrated Circuit) 칩(chip)에 관한 것이다.

도 1은 종래의 모뎀 기능 테스트 장치의 구성을 나타낸 도면이다.

참조번호 110은 중앙처리장치(Central Processing Unit: 이하 CPU라 함.)로서, ARM사의 ARM940T 코어(core)를 이용할 수 있다. 참조번호 130은 FPGA(Field Programmable Gate Array: 이하 FPGA라 함.)로 구현한 부분이다. 여기에는 모템 블록 150뿐만 아니라 테스트 장치의 일부가 포함되어 있다.

상기 FPGA 부분 130에는 개선된 마이크로컨트롤러 버스 어레이(Advanced Microcontroller Bus Array: 이하 AMBA라 함.) 래퍼(wrapper) 142, 브리지 144, 주변장치부(peripheral) 146, FPGA 모뎀 블록 150, AMBA 고속 버스(AMBA Hi-speed Bus: 이하 AHB라 함.), 그리고 개선된 주변장치 버스(Advanced Peripheral Bus: 이하 APB라 함.)를 포함한다.

여기서 상기 주변장치부 146은, 예를 들면 USB(Universal Serial Bus), UART(Universal Asynchronous Receiver Transmitter), 워치독(watchdog), 타이머 등을 포함한다. 또한 상기 FPGA 모뎀 블록 150은 APB(Advanced Peripheral Bus)에 연결되어 테스트가 가능하도록 한다. 또한 상기 버스들 AHB, APB와 주변장치 146 등은 상기 CPU 110와의 인터페이스를 위한 것인데, 상기 주변장치 146이 테스트 동작에 사용되기 위해서는 먼저 로드(load) 과정들이 수행되어야 한다. 다시 말해서, 주변장치들을 모두 FPGA 데이터베이스로 변환한 후 테스트 작업을 실시해야 하므로 순수 모뎀 기능을 테스트하는 데 번거로움이 많다.

그러나 FPGA는 설계상 클럭 속도에 제한이 있기 때문에, 도시된 바와 같이, FPGA를 이용해서 모뎀 기능 테스트 장치의 일부를 구현하면 FPGA의 외부에 마련된CPU 110과 동작 속도를 맞추기가 어렵다. 또한 도시된 바와 같이 주변장치까지 FPGA를 이용해서 구현하는 것은 경제적인 측면에서도 바람직하지 않다. 다시 말해서, 현재 수백만 게이트(gate) 이상으로 변해 가는 시스템 온 칩(System On Chip: SOC) 환경을 고려하면, 테스트 장치의 주변장치까지 FPGA로 구현한다는 것은 비용적인 부담을 갖게 하는 결과를 초래할 수 있다.

따라서 본 발명의 목적은 테스트 속도가 빠르고 경제적인 모뎀 기능 테스트를 위한 모뎀 기능 테스트를 위한 에뮬레이션 에이직 칩을 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 필드 프로그래머블 게이트 어레이로 구현된, IS-95C를 만족하는 모뎀을 테스트하기 위한 에뮬레이션 에이직 칩이, 외부 모니터링 컴퓨터로부터 제공되는 테스트 프로그램을 실행하기 위한 중앙처리장치와, 개선된 마이크로컨트롤러 버스 어레이 고속 버스와 개선된 주변장치 버스를 인터페이스하기 위한 브리지와, 필드 프로그래머블 게이트 어레이로 구현된 모뎀을 테스트하기 위한 다수의 테스트 포트들과, 상기 칩의 상용 입출력 포트들과 상기 다수의 테스트 포트들을 멀티플렉싱하는 입출력 인터페이스부와, 상기 모뎀으로부터 입출력 인터페이스부를 통해 전달되는 데이터읽기신호를 상기 브리지로 전달하기 위한 멀티플렉서와, 상기 개선된 주변장치 버스와 연결되며, 상기 외부 모니터링 컴퓨터로 테스트 결과를 전송하는 주변장치부로 구성됨을 특징으로 한다.

도 1은 종래의 모뎀 기능 테스트 장치의 구성을 나타낸 도면

도 2는 본 발명의 실시 예에 따른 모뎀 기능 테스트를 위한 에뮬레이션 에이직 칩의 구성을 나타낸 도면

도 3은 도 2에서 멀티플렉서의 출력단에 연결되며, 선택인식신호를 출력하는 브리지의 구성을 나타낸 도면

도 4는 도 3에서 개선된 마이크로컨트롤러 버스 어레이 고속 버스, 개선된 주변장치 버스 그리고 브리지의 관계를 나타낸 도면

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 2는 본 발명의 실시 예에 따른 모뎀 기능 테스트를 위한 에뮬레이션 에이직 칩의 구성을 나타낸 도면이다.

참조부호 210은 에뮬레이션 에이직 칩인데, IS-95C를 만족하며, 전술한 도 1의 FPGA 부분 130에 구비되어 있던 주변장치부와 브리지 및 버스들을 갖는 공지의 칩을 사용할 수 있다.

상기 칩 210의 내부에는 CPU로서 ARM940T 코어 110을 구비하며, ARM 코어 AMBA 래퍼 230, 브리지 240, AHB, APB, GPIO_INT(General Purpose Input Output _Interface) 혹은 입력 및 출력 포트들 250, 멀티플렉서 260, 그리고 주변장치부 270을 포함한다.

상기 GPIO_INT 혹은 입력 및 출력 포트들 250는 FPGA 모뎀 블록 150으로 PADDR[15:0], PWDATA[15:0], PSELGNR, PWRITE, 그리고 PENABLE를 전송한다. 반대로, 상기 FPGA 모뎀 블록 150은 상기 GPIO_INT 혹은 입력 및 출력 포트들 250으로PRDATAGNR[15:0], MODEM_INT0, MODEM_INT1 등을 전송한다.

상기 CPU 110은 각 주변장치 어드레스 디코딩 영역을 할당하게 되는데, FPGA 모뎀 블록 300으로 출력할 선택인식신호 PSELGNR를 위한 어드레스 맵 영역으로는 0x030f000 ~ 0x030fffff를 할당한다.

레지스터 트랜스퍼 레벨은 하드웨어 설계 언어의 하나인 베리로그(Verilog)로 구현하며, 일부를 나타내면 다음과 같다.

module APBif (PSELGNR,......);

....

output PSELGNR

always@(HaddrMux)

begin

case(HaddrMux[19:16])

....

`GNRBASE:

begin

PselICInt=1'b0; PselWDOGInt = 1'b0; PselCLKInt = 1'b0;

Pselmodem1Int=1'b0; Pselmodem2Int=1'b0; PselDSpint= 1'b0;

PselCTInt=1'b0; PselDFMInt=1'b0; PselUART1Int=1'b0;

PselSLEEpint=1'b0; PselUART2Int=1'b0; PselUSBInt=1'b0;

PselIETCnt=1'b0; PselSBIInt=1'b0; PselSCIInt=1'b0;

PselGNRInt = 1'b1;

end

endcase

always @( APBEn or PselGNRInt or or iPSELGNR..)

begin

if(APBEn)

begin

......; PselGNRMux = PselGNRInt;

다음으로, APB 셋업/인에이블 대기 사이클 레지스터에 대하여 설명한다.

FPGA 모뎀 블록 300이 데이터를 읽어가기도 전에 CPU쪽에서 데이터를 오버 라이트(overwrite)하는 경우를 방지하기 위해서 CPU 클럭에 대기 사이클을 주어야 한다. 상기와 같은 경우는 CPU가 높은 클럭으로 선입선출메모리(First In First Out: FIFO)에 데이터를 기록하고, 상기 FPGA 모뎀 블록 300 쪽에서는 낮은 클럭으로 데이터를 읽기 때문에 생기는 것이다.

상기 FPGA 모뎀 블록 300으로 하여금 CPU 110이 자신을 액세스할 것이라는 것을 인식하도록 하기 위해 만들어지는 선택인식신호 PSELGNR에도 마찬가지로 APB 셋업/인에이블 대기 사이클을 준다. 대기의 범위는 2 ~ 32 사이클을 줄 수 있다. 이 경우를 베리로그로 구현하면 다음과 같다.

always @ ( PselGNRMux or ......)

begin

if ( pselGNRMux )

begin

NSetup = SENA3DAtaOut[14:10];

NEnable = SENA3DataOut[19:15];

end

always @ ( posedge HCLK or negedge HRESETn)

begin

GNRSETReg <= 5'b00000;

GNRENAReg <= 5'b00000;

.....

end

else if( SENA3CfgWrEn)

begin

GNRSETReg <= HWDATAin[20:16];

GNRENAReg <= HWDATAin[25:21];

.....

end

도 3은 도 2에서 멀티플렉서의 출력단에 연결되며, 선택인식신호를 출력하는 브리지의 구성을 나타낸 도면이다.

상기 멀티플렉서 MUX의 선택단자는 4비트로 구성되어 있으며, PselGNRInt, PselGNRMux, iPSELGNR 레지스터가 추가된다. 읽기 혹은 기록 상태일 때(APB 인에이블일 때) PselGNRInt의 내부 값을 PselGNRMux에 출력으로 설정한다.

PSEL이 칩 내부에서 APB 내부에 있고, 이를 다른 외부 모듈인 모뎀(FPGA)과 연결하기 위해 별도로 general PSelection(모뎀 용 Select)을 내줌으로써 모뎀 기능 검증이 용이하다. FPGA 모뎀 블록 300과의 인터페이스를 위해서 SCom5010 칩 210의 핀들중 GPIO_INT 핀과 멀티플렉싱해줌으로써 일반적인 PSEL 핀을 사용할 수 있게 하였으며, 내부적으로는 그에 해당하는 레지스터를 생성하고 세팅한다.

도 4는 도 3에서 AHB, APB 그리고 브리지의 관계를 나타낸 도면이다.

브리지 240은 PADDR[15:0], PWDATA[15:0], PENABLE, PWRITE, 그리고 PSELGNR을 APB로 전송한다. 상기 APB는 상기 브리지 240을 거쳐 상기 AHB로 PRDATAGNR[15:0]를 전송한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 모뎀 기능 테스트 속도가 빠르고 경제적인 장점이 있다.

Claims

필드 프로그래머블 게이트 어레이로 구현된, IS-95C를 만족하는 모뎀을 테스트하기 위한 에뮬레이션 에이직 칩에 있어서,

외부 모니터링 컴퓨터로부터 제공되는 테스트 프로그램을 실행하기 위한 중앙처리장치와,

개선된 마이크로컨트롤러 버스 어레이 고속 버스와 개선된 주변장치 버스를 인터페이스하기 위한 브리지와,

필드 프로그래머블 게이트 어레이로 구현된 모뎀을 테스트하기 위한 다수의 테스트 포트들과,

상기 칩의 상용 입출력 포트들과 상기 다수의 테스트 포트들을 멀티플렉싱하는 입출력 인터페이스부와,

상기 모뎀으로부터 입출력 인터페이스부를 통해 전달되는 데이터읽기신호를 상기 브리지로 전달하기 위한 멀티플렉서와,

상기 개선된 주변장치 버스와 연결되며, 상기 외부 모니터링 컴퓨터로 테스트 결과를 전송하는 주변장치부로 구성됨을 특징으로 하는 에뮬레이션 에이직 칩.
제1항에 있어서,

상기 브리지는 선택인식 인터럽트신호를 입력하며 소정의 선택신호에 응답하여 선택인식신호를 출력하는 멀티플렉서와,

상기 선택인식신호를 상기 모뎀으로 전달하기 위한 레지스터로 구성됨을 특징으로 하는 모뎀 기능 테스트 장치.
제1항에 있어서,

상기 주변장치부는 유니버설 시리얼 버스, 유니버설 어싱크러너스 리시버 트랜스미터, 디지털신호처리기 혹은 타이머를 포함함을 특징으로 하는 모뎀 기능 테스트 장치.