KR20020068729A - Circuit for appreciating fail of dq compression mode - Google Patents
Circuit for appreciating fail of dq compression mode Download PDFInfo
- Publication number
- KR20020068729A KR20020068729A KR1020010008980A KR20010008980A KR20020068729A KR 20020068729 A KR20020068729 A KR 20020068729A KR 1020010008980 A KR1020010008980 A KR 1020010008980A KR 20010008980 A KR20010008980 A KR 20010008980A KR 20020068729 A KR20020068729 A KR 20020068729A
- Authority
- KR
- South Korea
- Prior art keywords
- output
- data
- gate
- signal
- compression mode
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
Description
본 발명은 반도체 기억 소자 소자에 관한 것으로 특히, 웨이퍼 상태에서 DRAM을 테스트할 때, 먹스와 래치를 추가하여 오류 판정에 정확성을 높여 데이터 입출력시 일어나는 오전송 문제를 해결한 데이터 패쓰 압축 모드(DQ compression mode)의 오류 판정 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device. In particular, when testing DRAM in a wafer state, a data path compression mode (DQ compression) solves a mistransmission problem occurring during data input / output by adding a mux and a latch to increase accuracy in error determination. mode) error determination circuit.
데이터 패쓰(DQ)는 반도체 장치, 특히 반도체 기억 소자 장치의 외부로부터 데이터가 입력되고, 반도체 기억 소자 장치의 외부로 데이터가 출력되는 패쓰를 의미하며 일반적으로 데이터 입출력 핀(또는 입출력 패드)을 의미한다.The data path DQ refers to a path through which data is input from the outside of a semiconductor device, particularly a semiconductor memory device, and data is output to the outside of the semiconductor memory device, and generally means a data input / output pin (or an input / output pad). .
근래의 반도체 기억 소자 장치에서는 데이터 패쓰(DQ) 수가 점점 증가함으로써 데이터 전달 속도, 즉 대역폭(Bandwidth)이 증가되고 있다. 이에 따라 데이터 패쓰(DQ) 수가 한 개인 X1 제품은 사라지고 X4 및 X8 제품이 주종을 이루고 있으며, 근래에는 바이트 와이드(Byte wide) 제품인 X16 제품도 널리 사용되고 있다.In recent years, as the number of data paths (DQ) increases, the data transfer speed, that is, the bandwidth, increases in the semiconductor memory device. As a result, X1 products with one data pass (DQ) are disappearing and X4 and X8 products dominate. Recently, the X16 product, which is a byte wide product, is widely used.
그런데, 데이터 패쓰(DQ) 수는 동시에 테스트할 수 있는 기억 소자 장치의 수와 상관 관계가 있다. 즉, 동시에 테스트할 수 있는 기억 소자 장치의 수는 데이터 패쓰(DQ)의 수에 반비례하게 된다. 결국 데이터 패쓰(DQ) 수가 많으면 동시에 테스트할 수 있는 반도체 기억 소자 장치의 수가 감소되어 테스트 시간이 증가하게 된다.By the way, the number of data paths (DQ) has a correlation with the number of memory element devices that can be tested simultaneously. That is, the number of memory device devices that can be tested simultaneously is inversely proportional to the number of data paths DQ. As a result, when the number of data paths (DQ) is large, the number of semiconductor memory device devices that can be tested at the same time is reduced, thereby increasing test time.
따라서 동시에 테스트할 수 있는 기억 소자 장치의 수를 증가시키기 위해, 예컨대 X16의 제품을 X4로 테스트하는 감소된 DQ 스킴(Reduced DQ Scheme)이 사용되거나 또는 몇 개의 데이터 패쓰(DQ)를 비교하여 하나의 데이터 패쓰(DQ)로 할당하는 병합된 DQ 스킴(Merged DQ Scheme)이 사용되고 있다.Thus, in order to increase the number of memory devices that can be tested simultaneously, a reduced DQ scheme, for example testing the product of X16 with X4, is used, or by comparing several data paths (DQ) A merged DQ scheme is used for allocating data paths (DQs).
그러나 상기 감소된 DQ 스킴(reduced DQ scheme)의 경우에는 칩 내에 X4 및 X16이 본딩 옵션(bonding option)에 의해 선택될 수 있도록 설계되어야 하고, 상기 병합된 DQ 스킴의 경우에는 칩 내에 여러 개의 DQ를 비교하는 비교회로가 추가되어야 하며, 또한 병합되는 DQ 수가 증가할수록 비교 회로가 더욱 복잡해지는 어려움이 있다.However, in the case of the reduced DQ scheme, X4 and X16 should be designed to be selected by a bonding option in the chip, and in the case of the merged DQ scheme, a plurality of DQ may be included in the chip. A comparison circuit to compare must be added, and as the number of merged DQs increases, the comparison circuit becomes more complicated.
특히, 근래에 대용량의 기억 소자와 로직이 하나의 칩에 병합되는 MML(Merged Memory with Logic)에서와 같이 아주 많은 입출력 데이터 패쓰(DQ)들을 갖는 반도체 장치의 경우, 동시에 여러 개 테스트하기 위해서는 테스트 시 데이터 패쓰(DQ) 수를 효율적으로 줄이는 방법이 매우 중요하다.In particular, in the case of semiconductor devices having a large number of input / output data paths (DQs), such as MML (Merged Memory with Logic), in which a large amount of memory devices and logic are merged on a single chip, a test in order to test several at the same time How to effectively reduce the number of data paths (DQ) is very important.
데이터 패쓰 압축 모드(DQ Compression mode)는 웨이퍼 상태에서 칩을 테스트 할 때 사용되는 테스트 모드이다. 일반적인 데이터 패쓰 압축 모드에서는 4개의 데이터 핀에 동일 데이터가 리드(read)/ 라이트(write)된다. 이 방법을 사용하면 테스트에 소요되는 시간과 비용을 약 1/4의 수준으로 줄일 수 있다. 즉, 4개의 동일 데이터에 대응하여 한 번의 리드(read)/라이트(write) 과정을 수행한다.Data pass compression mode (DQ Compression mode) is a test mode used to test the chip in the wafer state. In a typical data path compression mode, the same data is read / write on four data pins. This method reduces the time and cost of testing to about a quarter. That is, one read / write process is performed corresponding to four identical data.
예를 들어, 웨이퍼 상태에서 DRAM의 리드(read)/라이트(write)를 테스트하는 장비의 핀이 8개라고 가정한다. 테스트하고자 하는 DRAM이 X8이면 8개의 데이터 핀을 검침해야 하므로, 데이터 패쓰 압축을 행하게 되면, 한 번에 똑같은 데이터가 4개의 핀에 read/write 되므로 2개의 데이터 핀만 검침하면 된다.For example, assume that there are eight pins of equipment that test the read / write of a DRAM in a wafer state. If the DRAM to be tested is X8, eight data pins must be read. When data pass compression is performed, only two data pins need to be read because the same data is read and written to four pins at once.
따라서, 한꺼번에 4개의 입출력되는 데이터(component)를 테스트할 수 있으며, 그 결과 웨이퍼 한 장을 테스트하는 데 필요한 시간과 비용을 1/4 수준으로 줄일 수 있는 것이다.Therefore, four input / output components (components) can be tested at the same time, which reduces the time and cost required to test one wafer to one quarter.
이러한 데이터 패쓰 압축 모드는 동일 데이터에 대한 작업이므로, 4개의 데이터가 동일하지 않을 경우, 즉, 4개 중 하나의 데이터라도 다를 때 이를 오류로 판정하는 작업이 필요하다. 따라서, 오류 판정 회로가 추가되는 데, 이러한 데이터패쓰 압축 모드의 오류 판정 회로는 다음과 같다.Since the data path compression mode is an operation on the same data, it is necessary to determine an error when four data are not the same, that is, even when one of the four data is different. Therefore, an error determination circuit is added, and the error determination circuit of this datapath compression mode is as follows.
도 1은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating an error determination circuit of a conventional data path compression mode.
도 1과 같이, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 글로벌 입출력 데이터 gio<0>∼gio<3>를 논리 연산하는 제 1 앤드 게이트(15)와, 상기 글로벌 입출력 데이터 gio<0>∼gio<3>를 반전하여 giob<0>∼giob<3>를 출력하는 제 1, 제 2, 제 3, 제 4 인버터(11, 12, 13, 14)와, 상기 giob<0>∼giob<3>를 논리 연산하는 제 2 앤드 게이트(16)와, 상기 제 1, 제 2 앤드 게이트(15, 16)를 논리 연산하는 제 2 오아 게이트(17)로 구성되어 있다.As shown in FIG. 1, the error determination circuit of the conventional data path compression mode includes a first end gate 15 that logically operates global input / output data gio <0> to gio <3>, and the global input / output data gio <0> to First, second, third, and fourth inverters 11, 12, 13, and 14 that invert gio <3> and output giob <0> to giob <3>, and giob <0> to giob < The second AND gate 16 for logical operation of 3> and the second OR gate 17 for logical operation of the said 1st, 2nd AND gate 15 and 16 are comprised.
종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 데이터 패쓰(DQ)로 들어온 신호, 즉, 글로벌 입출력 데이터(gio<0>∼gio<3>)를 서로 비교하여 서로의 값이 같은지, 아닌지를 검사하여 같지 않을 경우, 이를 오류로 판정하는 회로이다.The error determination circuit of the conventional data path compression mode compares the signals entered into the data path DQ, that is, the global input / output data gio <0> to gio <3> and checks whether the values are the same or not. If it is not the same, it is a circuit for determining this as an error.
예를 들어, 글로벌 입출력 데이터(gio<0>∼gio<3>) 중 3개는 "high"값을 갖고, 1개는 "low" 값을 가질 때는, 상기 제 1 앤드 게이트(15) 및 제 2 앤드 게이트(16)의 출력은 "low"로 검출되어 이를 논리 연산한 오아 게이트(17)의 출력은 "low"로 된다. 즉, 오류(fail)로 판정되는 것이다.For example, when three of the global input / output data gio <0> to gio <3> have a "high" value and one has a "low" value, the first and gate 15 and the first and second gates 15 and gio <3> have a "low" value. The output of the two-and-gate 16 is detected as "low", and the output of the OR gate 17 which logically computes it is "low". That is, it is determined as a failure.
반면, 정상적으로 글로벌 입출력 데이터(gio<0>∼gio<3>)의 값이 동일하게 들어왔을 때, 즉, "high" 또는 "low"로 동일하게 입력될 때는 상기 제 1 앤드 게이트(15) 또는 제 2 앤드 게이트(16)의 출력이 "high"로, 나머지 하나는 "low"로 되어, 상기 제 1, 제 2 앤드 게이트(15, 16)를 논리 연산한 오아 게이트(17)의 출력은 "high"로 된다. 즉, 패스(pass) 판정되는 것이다.On the other hand, when the values of the global input / output data gio <0> to gio <3> are normally input, that is, when they are input equally as “high” or “low”, the first and gate 15 or The output of the second and gate 16 is " high " and the other is " low ", and the output of the ora gate 17 which is the logical operation of the first and second and gates 15 and 16 is " high ". That is, a pass is determined.
그러나, 상기와 같은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 다음과 같은 문제점이 있다.However, the error determination circuit of the conventional data path compression mode as described above has the following problems.
즉, 종래에 사용하고 있는 데이터 패쓰 압축 모드의 오류 판정 회로는 4개의 글로벌 입출력 데이터(gio<0>∼gio<3>)가 동시에 천이(transition)하여 리드(read)시의 데이터가 처음 라이트(write)한 데이터와 바뀌는 경우, 이를 오류로 판정하지 못하는 단점이 있다.That is, in the conventional error determination circuit of the data path compression mode, four global input / output data (gio <0> to gio <3>) are simultaneously transitioned so that the data at the time of read is first written ( When it is replaced with the written data, there is a disadvantage in that it cannot be determined as an error.
일반적으로 라이트(write)된 데이터는 버퍼 및 제어 회로를 거쳐 리드 데이터로 처리되는 데, 이 과정에서 데이터 천이가 발생할 수 있다.In general, the written data is processed as read data through a buffer and a control circuit. In this process, data transition may occur.
예를 들면, 4개의 글로벌 입출력 데이터(gio<0>∼gio<3>)를 모두 "low"로 라이트(write) 했을 경우, 정상 동작일 때 이를 논리 연산한 제 1 앤드 게이트의 출력은 "low"이고, 상기 글로벌 입출력 데이터의 반전 신호(giob<0>∼giob<3>)는 "high"로 이를 논리 연산한 제 2 앤드 게이트의 출력은 "high"가 된다.For example, if all four global I / O data (gio <0> to gio <3>) are written to "low", the output of the first AND gate that logically computes it during normal operation is "low". And the inversion signals giob <0> to giob <3> of the global input / output data are " high ", and the output of the second AND gate, which is a logical operation thereof, becomes " high ".
그러나, 상기 라이트된 데이터가 모두 천이하는 경우, 글로벌 입출력 데이터gio<0>∼gio<3>는 에 "high"가 입력되게 되고, 이를 논리 연산한 제 1 앤드 게이트의 출력은 "high", 글로벌 입출력 데이터의 반전신호 giob<0>∼giob<3>는 "low"가 되며, 이를 논리 연산한 제 2 앤드 게이트의 출력은 "low"로 전체 데이터 패쓰 압축 모드의 오류 판정 회로의 출력은 "high"로 된다. 즉, 오류(fail) 판정 없이 패스(pass) 되는 것이다.However, when the written data all transition, "high" is input to the global input / output data gio <0> -gio <3>, and the output of the first AND gate which logically computes it is "high", global The inverted signals giob <0> to giob <3> of the input / output data become "low", and the output of the second AND gate which logically computes it is "low", and the output of the error determination circuit of the entire data path compression mode is "high". ". In other words, it passes without fail determination.
즉, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 글로벌 입출력 데이터의 동일 여부만 판단하였기 때문에 상기와 같은 문제점이 발생하였다. 따라서, 데이터 천이가 4개의 데이터에 동시 발생할 경우, 이를 오류로 판단할 회로가 요구된다.That is, the error determination circuit of the conventional data path compression mode has only the same determination as to whether the global input / output data is the same. Therefore, when data transitions occur simultaneously in four data, a circuit is required to determine this as an error.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 웨이퍼 상태에서 DRAM을 테스트할 때, 먹스와 래치를 추가하여 오류 판정에 정확성을 높여 데이터 입출력시 일어나는 오전송 문제를 해결한 데이터 패쓰 압축 모드의 오류 판정 회로를 제공하는 데, 그 목적이 있다.The present invention has been made to solve the above problems, and when testing DRAM in a wafer state, by adding a mux and a latch to improve the accuracy of error determination, the data path compression mode that solves the problem of mistransmission during data input and output It is an object of the present invention to provide an error determination circuit.
도 1은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 회로도1 is a circuit diagram showing an error determination circuit of a conventional data path compression mode.
도 2는 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 블럭도2 is a block diagram showing an error determination circuit in the data path compression mode of the present invention.
도 3은 도 2의 래치부를 나타낸 회로도3 is a circuit diagram illustrating a latch unit of FIG. 2.
도 4는 도 2의 먹스부를 나타낸 회로도4 is a circuit diagram illustrating a mux unit of FIG. 2.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
100 : 래치부 200 : 먹스부100 latch portion 200 mux portion
21, 26 : 앤드 게이트 22∼25, 32, 41 : 인버터21, 26: end gate 22-25, 32, 41: inverter
31, 42∼44 : 낸드 게이트31, 42-44: NAND gate
상기와 같은 목적을 달성하기 위한 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는, 데이터 패쓰 압축 모드의 웨이퍼 레벨 테스트 장치에 있어서, 라이트 동작시의 데이터를 임시 저장하고 이를 이용하여 MUX 선택 신호를 출력하는 래치부와, 리드시의 n비트의 글로벌 입출력 데이터를 AND 연산하는 제 1 논리 연산부와, 상기 n 비트의 글로벌 입출력 데이터를 각각의 비트 단위로 반전 출력하는 n개의 인버터들과, 상기 반전된 글로벌 입출력 데이터를 AND 연산하는 제 2 논리 연산부와, 상기 제 1, 2 논리 연산부의 출력 신호를 입력으로 하고 상기 MUX 선택 신호에 의해 오류 판정 신호를 출력하는 멀티플렉서(MUX)를 포함하는 것을 특징으로 한다.The error determination circuit of the data path compression mode of the present invention for achieving the above object, in the wafer level test apparatus of the data path compression mode, temporarily stores the data during the write operation and outputs a MUX selection signal using the same. A latch unit for performing a read operation, a first logic operation unit for performing AND operation on n bits of global input / output data, n inverters for inverting and outputting the n bits of global input / output data in units of bits, and the inverted global unit. And a multiplexer (MUX) for inputting an output signal of the first and second logic operation units and outputting an error determination signal by the MUX selection signal.
이하, 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail.
도 2는 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 블록도이다.2 is a block diagram showing an error determination circuit in the data path compression mode of the present invention.
도 2는 글로벌 입출력 데이터 gio<0>∼gio<3>를 논리 연산하는 제 1 앤드 게이트(21)와, 상기 gio<0>∼gio<3>를 반전시키는 인버터(22, 23, 24, 25)들과, 상기 인버터(22, 23, 24, 25)의 출력인 giob<0>∼giob<3>를 논리 연산하는 제 2 앤드 게이트(26)와, 라이트된 신호를 유지하는 래치부(100)와, 상기 래치부(100)의 출력에 응답하여 상기 제 1, 제 2 앤드 게이트(21, 26)의 출력을 받아 오류 판정 신호를 출력하는 멀티플렉서(200)로 이루어져 있다.2 shows a first end gate 21 for logically computing global input / output data gio <0> to gio <3>, and inverters 22, 23, 24, and 25 for inverting the gio <0> to gio <3>. ), A second AND gate 26 for logically calculating giob <0> to giob <3>, which are outputs of the inverters 22, 23, 24, and 25, and a latch unit 100 for holding a written signal. And a multiplexer 200 that receives the output of the first and second end gates 21 and 26 and outputs an error determination signal in response to the output of the latch unit 100.
본 발명의 데이터 압축 모드의 오류 판정 회로는 종래의 데이터 압축 모드의 오류 판정 회로에서 제 1, 제 2 앤드 게이트(21, 26)의 출력을 논리 연산하여 오류 판정 신호를 출력하는 오아 게이트(27) 부분을 변경한 것으로, 상기 제 1, 제 2 앤드 게이트(21, 26)의 출력까지는 종래와 같은 결과로 나오게 된다.The error determination circuit of the data compression mode of the present invention is an ora gate 27 that logically operates the outputs of the first and second end gates 21 and 26 in an error determination circuit of the conventional data compression mode to output an error determination signal. By changing the part, the output of the first and second end gates 21 and 26 is the same as in the related art.
먼저, 글로벌 입출력 데이터 gio<0>∼gio<3>가 모두 동일한 경우를 살펴보면, 제 1 앤드 게이트(21) 또는 제 2 앤드 게이트(26) 어느 하나의 출력이 "high"로, 나머지 하나는 "low"로 나오게 된다.First, when the global input / output data gio <0> to gio <3> are the same, the output of either the first AND gate 21 or the second AND gate 26 is "high" and the other is " low ".
또한, 동일하지 않은 경우를 살펴보면, 상기 제 1, 제 2 앤드 게이트(21, 26)의 결과는 모두 "low"로 출력된다.In addition, when not identical, the results of the first and second AND gates 21 and 26 are all output as "low".
따라서, 데이터 패쓰 압축 모드의 오류 판정 회로의 결과는 이러한 제 1, 제 2 앤드 게이트(21, 26)의 출력 신호를 선택하는 멀티플렉서(200)와, 상기 멀티플렉서(200)가 출력 신호를 선택하도록 소정 신호를 인가하는 래치부(100)의 동작에 따라 달라지는 것이다. 상기 멀티플렉서(200)와 상기 래치부(100)의 구성과 동작을 설명하면 다음과 같다.Thus, the result of the error determination circuit in the data path compression mode is that the multiplexer 200 selects the output signals of the first and second end gates 21 and 26, and the multiplexer 200 selects the output signal. It depends on the operation of the latch unit 100 for applying a signal. The configuration and operation of the multiplexer 200 and the latch unit 100 are described below.
상기에서 기술한 멀티플렉서(200)와 래치부(100)의 구성과 동작을 설명하면 다음과 같다.The configuration and operation of the multiplexer 200 and the latch unit 100 described above are as follows.
도 3은 도 2의 래치부를 나타낸 회로도이다.3 is a circuit diagram illustrating a latch unit of FIG. 2.
도 3과 같이, 도 2의 래치부(100)는 래치 인에이블 신호(LE)와 외부로부터 인가되는 라이트 신호(W)를 논리 연산하는 제 1 낸드 게이트(31)와, 상기 제 1 낸드 게이트(31)의 출력 값을 반전시켜 상기 제 1 낸드 게이트(31)의 입력단으로 피드백(feedback)시키는 제 1 인버터(32)를 포함하여 구성된다.As shown in FIG. 3, the latch unit 100 of FIG. 2 includes a first NAND gate 31 that logically performs a latch enable signal LE and a write signal W applied from the outside, and the first NAND gate ( And a first inverter 32 which inverts the output value of the 31 and feeds back to the input terminal of the first NAND gate 31.
상기 래치부에서는 테스트 모드에서만 래치 회로를 구동시키기 위한 래치 인에이블 신호(LE)와, 이후의 리드 시 입력 값과 비교하기 위한 라이트 신호(W)를 입력으로 한다. 또한, 상기 제 1 낸드 게이트(31) 입력단에, 상기 입력 신호(LE, W)들을 논리 연산한 상기 제 1 낸드 게이트(31)의 출력(Sel)을 반전시킨 신호를 다시 피드백(feedback)시킴으로써, 라이트 신호(W)가 유지될 수 있도록 한다.The latch unit receives a latch enable signal LE for driving the latch circuit only in the test mode and a write signal W for comparison with an input value at a subsequent read time. Also, by feeding back a signal inverting an output Sel of the first NAND gate 31 in which the input signals LE and W are logically operated, to the first NAND gate 31 input terminal, The write signal W can be maintained.
즉, 상기 라이트 신호(W)가 인입될 때마다, 상기 래치 인에이블 신호(LE)가 "high"로 변경함으로써 상기 래치부를 구동시킨다.That is, each time the write signal W is drawn in, the latch enable signal LE is changed to "high" to drive the latch unit.
상기 라이트 신호(W)가 변경되면, 상기 제 1 낸드 게이트(31)의 출력(Sel)은 변경되고, 다시 새로운 라이트 신호 인가시까지 입력된 라이트 신호(W)를 유지한다. 이 때, 먼저 입력된 라이트 신호(W)를 유지하는 것은 상기 래치부의 출력(Sel)이 아니라, 이를 제 1 인버터(32)를 통해 반전시켜 출력한 신호, 즉, 피드백(feedback)되는 신호이다.When the write signal W is changed, the output Sel of the first NAND gate 31 is changed and maintains the input write signal W until a new write signal is applied again. In this case, it is not the output Sel of the latch unit that maintains the first input write signal W, but a signal that is inverted and output through the first inverter 32, that is, a signal fed back.
여기서 상기 래치부의 출력(Sel)은 상기 멀티플렉서로 인가되어 멀티플렉서의 출력 신호를 조절한다. 즉, MUX 선택 신호로 동작한다.The output Sel of the latch unit is applied to the multiplexer to adjust an output signal of the multiplexer. In other words, it operates as a MUX selection signal.
상기 기술한 바와 같이, 래치(데이터 유지) 동작을 하여 계속적으로 입력되는 라이트 신호와, 이를 래치부를 통해 유지시킨 값과의 비교를 실시하는 것이 상기 래치부의 기능이다. 이러한 MUX 선택 신호(Sel)는 멀티플렉서의 신호로 인가되어 전체 회로의 출력에 영향을 끼치게 된다.As described above, it is a function of the latch section to perform a comparison between the write signal continuously input by the latch (data hold) operation and the value held by the latch section. The MUX select signal Sel is applied as a signal of the multiplexer to affect the output of the entire circuit.
도 4는 도 2의 멀티플렉서를 나타낸 회로도이다.4 is a circuit diagram illustrating a multiplexer of FIG. 2.
도 4와 같이, 도 2의 멀티플렉서(MUX)(200)는 상기 래치부(100)의 출력단을 통해 인가되는 MUX 선택 신호(Sel)를 반전시키는 제 2 인버터(41)와, 상기 제 2 앤드 게이트의 출력(b)과 상기 실렉트 신호(Sel)를 논리 연산하는 제 2 낸드 게이트(42)와, 상기 제 1 앤드 게이트의 출력(a)과 상기 제 2 인버터(41)의 출력을 논리 연산하는 제 3 낸드 게이트(43)와, 상기 제 2, 제 3 낸드 게이트(42, 43)의 출력을 논리 연산하여 데이터 패쓰 압축 모드의 오류 판단 신호를 출력하는 제 4 낸드 게이트(44)를 포함하여 구성된다.As shown in FIG. 4, the multiplexer (MUX) 200 of FIG. 2 includes a second inverter 41 which inverts the MUX selection signal Sel applied through the output terminal of the latch unit 100, and the second AND gate. To logically compute the output (b) and the select signal (Sel) of the second NAND gate 42, the output of the first and gate (a) and the output of the second inverter 41. A third NAND gate 43 and a fourth NAND gate 44 for outputting an error determination signal in a data path compression mode by performing a logical operation on the outputs of the second and third NAND gates 42 and 43. do.
도 4와 같이, 도 2의 제 2 앤드 게이트(26)의 출력(b)과 제 1 앤드 게이트(21)의 출력(a)은 멀티플렉서(MUX)에 인가되어 다음과 같이 동작한다.As shown in FIG. 4, the output b of the second AND gate 26 and the output a of the first AND gate 21 of FIG. 2 are applied to the multiplexer MUX to operate as follows.
먼저, 글로벌 입출력 데이터 gio<0>∼gio<3> 이 동일하지 않은 경우, 상기 제 1 앤드 게이트의 출력(a)과 제 2 앤드 게이트의 출력(b) 모두 "low"로 출력된다.First, when the global input / output data gio <0> to gio <3> are not the same, both the output a of the 1st AND gate and the output b of the 2nd AND gate are output as "low".
따라서, 상기 제 1, 제 2 앤드 게이트의 출력(a, b)과, 제 1 앤드 게이트의 출력을 반전시킨 신호(/a)와, 상기 MUX 선택 신호(Sel)를 입력으로 하는 상기 멀티플렉서(MUX)의 제 2 낸드 게이트, 제 3 낸드 게이트(42, 43)의 출력은 "high", 상기 제 2, 제 3 낸드 게이트를 논리 연산한 제 4 낸드 게이트(44)의 출력은 "low"로, 래치부의 출력 값과 관계없이 전체 회로의 출력(Com)은 "low"가 된다. 즉, 오류(fail)로 판정되는 것이다.Accordingly, the multiplexer MUX which receives the outputs a and b of the first and second AND gates, the signal / a inverting the output of the first and gates, and the MUX selection signal Sel as an input. The outputs of the second NAND gate and the third NAND gates 42 and 43 are " high ", and the outputs of the fourth NAND gate 44 logically operated on the second and third NAND gates are " low " Regardless of the output value of the latch portion, the output Com of the entire circuit becomes "low". That is, it is determined as a failure.
다음, 상기 글로벌 입출력 데이터 gio<0>∼gio<3>이 동일한 경우, 즉, gio<0>∼gio<3>이 모두 "high"일 경우를 예로 들면, 정상 동작의 경우, 상기 제 1 앤드 게이트는 "high", 상기 제 2 앤드 게이트는 "low"를 출력한다.Next, when the global input / output data gio <0> to gio <3> is the same, that is, when gio <0> to gio <3> are all "high", for example, the first end The gate outputs "high" and the second AND gate outputs "low".
정상 동작의 경우 상기 라이트 신호(W)가 "high"로, 래치부의 출력 신호(Sel)는 "low"가 된다. 따라서, 이 때 멀티플렉서의 입력 a(상기 제 1 앤드 게이트의 출력)는 "high", b(상기 제 2 앤드 게이트의 출력)는 "low", Sel은 "low"이므로, 상기 제 2 낸드 게이트(42)의 출력은 "high", 상기 제 3 낸드 게이트(43)의 출력은 "low"로 된다. 결국 전체 회로의 출력(Com)은, 상기 제 2, 제 3 낸드 게이트의 출력은 논리 연산한 제 4 낸드 게이트의 출력이므로, "high"가 된다. 즉, 오류 판정 없이 패스(pass)되는 것이다.In the normal operation, the write signal W becomes high and the output signal Sel of the latch portion becomes low. Therefore, at this time, since the input a (output of the first and gate) of the multiplexer is "high", b (output of the second and gate) is "low", and Sel is "low", the second NAND gate ( The output of 42 is "high" and the output of the third NAND gate 43 is "low". As a result, the output Com of the entire circuit is " high " since the outputs of the second and third NAND gates are the outputs of the fourth NAND gate which is logically operated. That is, it passes without error determination.
반면, 정상 동작이 아닐 경우, 예를 들어 상기 라이트 신호(W)가 "high"로 들어오는 데, 데이터 천이를 일으켜 상기 글로벌 입출력 데이터 gio<0>∼gio<3>가 전부 "low"로 변경되었을 때, 상기의 결과와 달리 다음과 같은 과정을 걸쳐 출력이 나오게 된다.On the other hand, when it is not a normal operation, for example, the write signal W enters "high", but a data transition causes the global input / output data gio <0> to gio <3> to be changed to "low". Unlike the above result, the output comes through the following process.
즉, 멀티플렉서의 입력 a(제 1 앤드 게이트의 출력)는 "low", b(제 2 앤드 게이트의 출력)는 "high", 상기 먹스 선택 신호(Sel)는 "low"가 된다. 그 결과 상기 제 2 낸드 게이트의 출력은 "high", 상기 제 3 낸드 게이트의 출력 또한 "high"가 된다. 따라서, 상기 제 4 낸드 게이트의 출력(Com)은 "low"가 된다. 즉, 오류(fail)로 판정되는 것이다.That is, the input a (output of the first and gate) of the multiplexer is "low", the b (output of the second and gate) is "high", and the mux select signal Sel is "low". As a result, the output of the second NAND gate is "high", and the output of the third NAND gate is also "high". Therefore, the output Com of the fourth NAND gate becomes "low". That is, it is determined as a failure.
즉, 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는 동일 데이터가 인가되지 않는 경우 및 데이터 천이가 전 데이터 패쓰에서 동시에 발생했을 때의 오류 등, 데이터 패쓰(DQ) 압축을 행하면서 발생할 수 있는 여러 가지 오류를 검증하여 이를 웨이퍼 단계에서 판단하여 테스트의 신뢰도를 증가시키는 회로이다.In other words, the error determination circuit of the data path compression mode of the present invention may generate various data path (DQ) compression, such as an error when the same data is not applied and a data transition occurs simultaneously in all data paths. It is a circuit that verifies branch errors and judges them at the wafer level to increase the reliability of the test.
상기와 같은 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는 다음과 같은 효과가 있다.The error determination circuit of the data path compression mode of the present invention as described above has the following effects.
첫째, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로의 출력단을 먹스로 변경하고, 오류 판정을 함에 있어 먼저 라이트된 신호와 비교할 수 있도록 래치 회로를 추가하여, 동일하지 않은 데이터 전송으로 인한 오류는 물론, 칩 내 데이터 천이로 인한 오류 또한 감정할 수 있다.First, by changing the output terminal of the error determination circuit of the conventional data path compression mode to mux, and adding a latch circuit to compare with the signal written first in the error determination, as well as errors due to unequal data transmission, Errors due to on-chip data transitions can also be assessed.
둘째, 웨이퍼 상태의 테스트만으로 DRAM의 리드/라이트의 정상 동작 여부를 예측할 수 있다. 즉, 패키지 상태에서 데이터 패쓰 압축 모드가 오류 동작시 동일한 테스트를 다시 수행하는 번거로움을 줄일 수 있다. 따라서, 테스트 시간을 단축시킬 수 있으며, 테스트 비용 또한 줄일 수 있는 장점이 있다.Second, it is possible to predict whether the DRAM read / write operation is normal by only testing wafer conditions. That is, the data path compression mode in the package state can reduce the trouble of performing the same test again in case of an error operation. Therefore, test time can be shortened, and test cost can be reduced.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010008980A KR100732738B1 (en) | 2001-02-22 | 2001-02-22 | Circuit for Appreciating fail of DQ Compression mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010008980A KR100732738B1 (en) | 2001-02-22 | 2001-02-22 | Circuit for Appreciating fail of DQ Compression mode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020068729A true KR20020068729A (en) | 2002-08-28 |
| KR100732738B1 KR100732738B1 (en) | 2007-06-27 |
Family
ID=27695200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010008980A KR100732738B1 (en) | 2001-02-22 | 2001-02-22 | Circuit for Appreciating fail of DQ Compression mode |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100732738B1 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275100A (en) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | Semiconductor memory |
| KR100234504B1 (en) * | 1995-09-18 | 1999-12-15 | 포만 제프리 엘 | Method and built-in self-test apparatus for testing an integrated circuit which capture failure information for a selected failure |
| KR100459690B1 (en) * | 1997-12-12 | 2005-01-17 | 삼성전자주식회사 | Semiconductor memory device for direct access mode test and method thereof, especially using latched data error in direct access mode test |
| KR100576482B1 (en) * | 1998-12-24 | 2006-09-27 | 주식회사 하이닉스반도체 | Multibit Data Test Device |
-
2001
- 2001-02-22 KR KR1020010008980A patent/KR100732738B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100732738B1 (en) | 2007-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7911860B2 (en) | Circuit and method for testing multi-device systems | |
| US5717643A (en) | Semiconductor memory device with testing function | |
| US8108741B2 (en) | Semiconductor memory device having mount test circuits and mount test method thereof | |
| US6807116B2 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
| US20050157565A1 (en) | Semiconductor device for detecting memory failure and method thereof | |
| US7526688B2 (en) | Parallel bit testing device and method | |
| US5654924A (en) | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test | |
| KR100392674B1 (en) | Semiconductor memory | |
| US7979760B2 (en) | Test system for conducting parallel bit test | |
| US5912899A (en) | Merged data memory testing circuits and related methods which provide different data values on merged data lines | |
| US7706199B2 (en) | Circuit and method for parallel test of memory device | |
| US7821846B2 (en) | Semiconductor memory device and its driving method | |
| KR100732738B1 (en) | Circuit for Appreciating fail of DQ Compression mode | |
| KR100346447B1 (en) | Apparatus for Parallel Testing in Semiconductor Memory Device | |
| US20100223514A1 (en) | Semiconductor memory device | |
| KR0164397B1 (en) | Multi-bit test circuit of semiconductor memory device having data changing circuit | |
| KR100230373B1 (en) | Merged input/output data test circuit | |
| US8310881B2 (en) | Semiconductor device testing memory cells and test method | |
| JP7057660B2 (en) | Semiconductor integrated circuit | |
| US20050114064A1 (en) | Circuit for a parallel bit test of a semiconductor memory device and method thereof | |
| KR20040107704A (en) | Semiconductor memory device providing for latency compensation by stacking reference data and test method thereof | |
| KR100379542B1 (en) | Test Device for Semiconductor Memory Device | |
| US20090006913A1 (en) | Semiconductor memory device having test address generating circuit and test method thereof | |
| KR950008403B1 (en) | Memory device with multi level error tester | |
| CN116665747A (en) | Internal data availability for system debugging |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |