KR20020068240A - Semiconductor Device and Manufacturing Method Thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 상감법에 의해 형성된 구리(Cu), 은(Ag), 금(Au) 등의 금속 배선을 구비한 반도체 장치에 적용하는 데 적합하다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and is particularly suitable for use in semiconductor devices having metal wirings such as copper (Cu), silver (Ag), and gold (Au) formed by the damascene method.
최근에 있어서의 반도체 장치의 미세화, 및 다층화에 따라서 각 배선층 사이의 용량에 기인하는 배선 지연의 발생을 저감시키는 것이 필요 불가결해지고 있다. 이에 따라, 각 배선층 사이에 형성하는 층간 절연막으로서 유전율이 낮은 막을 이용하여 배선 사이의 용량을 저감시키는 일이 행해지고 있다. 한편, 배선 재료에 대해서는 종래의 알루미늄(Al) 배선 대신에, 구리, 은, 금 등의 저항이 낮은 금속 배선을 이용할 수 있게 되어 있다.In recent years, with the miniaturization and multilayering of semiconductor devices, it is indispensable to reduce the occurrence of wiring delays due to the capacitance between the wiring layers. As a result, the capacitance between the wirings is reduced by using a film having a low dielectric constant as the interlayer insulating film formed between the wiring layers. On the other hand, for wiring materials, metal wirings having low resistances such as copper, silver, and gold can be used in place of conventional aluminum (Al) wiring.
그러나, 층간 절연막의 용량은 층간 절연막의 재료에 의해서 결정되므로, 용량을 저감시키는 일에도 일정한 한계가 있었다. 또, 상감법 등의 프로세스에 의해 층간 절연막과 배선으로 이루어지는 층을 형성하여 다층 배선을 적층해 가면, 프로세스 중에 층간 절연막의 열화가 발생하여 유전율의 상승이 일어나거나, 층간 절연막 내로 구리 등의 배선 재료가 확산되므로 내압 열화가 발생하고 있었다. 또한, 구리 등의 저항이 낮은 금속을 배선으로서 이용한 경우, 층간 절연막에 구리 등의 금속이 확산되는 것을 방지하기 위해서 배리어 금속의 형성이 필요 불가결해지며, 미세화가 진행됨에 따라서 실효적인 배선 저항이 커지는 문제가 발생하고 있었다.However, since the capacity of the interlayer insulating film is determined by the material of the interlayer insulating film, there is a certain limit in reducing the capacity. In addition, when a layer composed of an interlayer insulating film and wiring is formed by laminating a process such as a damascene method, and the multilayer wiring is laminated, deterioration of the interlayer insulating film occurs during the process, resulting in an increase in dielectric constant or wiring material such as copper into the interlayer insulating film. As the diffusion spreads, the internal pressure deterioration occurred. In addition, when a metal having low resistance such as copper is used as the wiring, formation of a barrier metal is indispensable in order to prevent diffusion of metal such as copper into the interlayer insulating film, and as the miniaturization progresses, effective wiring resistance increases. There was a problem.
본 발명은 상술한 바와 같은 문제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은 배선 사이의 용량을 저감시켜 지연 시간을 최소한으로 억제하는 동시에, 배선 재료의 확산, 산화 등의 열화를 최소한으로 억제하여, 신뢰성을 향상시킨 반도체 장치 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to minimize the delay time by reducing the capacitance between wirings, and to minimize the deterioration of diffusion, oxidation, etc. of wiring materials. A semiconductor device having improved reliability and a method of manufacturing the same are provided.
도1은 본 발명의 실시 형태의 반도체 장치의 구성을 도시한 개략 단면도.1 is a schematic cross-sectional view showing the configuration of a semiconductor device of an embodiment of the present invention.
도2는 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시한 사시도.2 is a perspective view showing a method for manufacturing a semiconductor device of an embodiment of the present invention.
도3은 도2에 이어서 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시한 사시도.3 is a perspective view showing a method for manufacturing a semiconductor device of an embodiment of the present invention following FIG. 2;
도4는 도3에 이어서 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시한 사시도.4 is a perspective view showing a method for manufacturing a semiconductor device of an embodiment of the present invention following FIG. 3;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 실리콘 기판1: silicon substrate
2, 6 : 절연막2, 6: insulating film
3 : 확산 방지막3: diffusion barrier
4, 5 : 배선막4, 5: wiring film
7 : 무기 S0G막7: weapon S0G film
8 : 관통 구멍8: through hole
9 : 차폐 구조9: shielding structure
9a : 슬릿9a: slit
10 : 공간 영역10: space area
11 : 홈11: home
20 : 다층 배선 구조20: multilayer wiring structure
본 발명의 반도체 장치는, 반도체 기판 상에 적층된 복수의 계층 중 소정 계층에 소정 형상의 배선막이 형성된 반도체 장치이며, 인접한 상기 배선막 사이에 공간 영역이 형성되어 있는 것이다.The semiconductor device of the present invention is a semiconductor device in which a wiring film having a predetermined shape is formed in a predetermined layer among a plurality of layers stacked on a semiconductor substrate, and a space region is formed between the adjacent wiring films.
또, 상기 소정의 계층에 있어서 상기 배선막의 주위를 둘러싸도록 상기 배선막과 동일 재료로 이루어지는 차폐 구조가 형성되고, 해당 차폐 구조에 엣칭액의 침입구가 형성되어 있는 것이다.In the predetermined layer, a shielding structure made of the same material as that of the wiring film is formed so as to surround the wiring film, and an inlet for etching liquid is formed in the shielding structure.
또, 상기 침입구의 가로폭은 최상부 배선층을 피복하는 절연막의 막두께의 2배 이하인 것을 특징으로 한 것이다.The width of the inlet is twice or less the film thickness of the insulating film covering the uppermost wiring layer.
또, 상기 배선막의 상면 및 하면이 확산 방지막에 의해서 피복되어 있는 것이다.The upper and lower surfaces of the wiring film are covered with a diffusion barrier film.
또, 상기 공간 영역을 매립한 층간 절연막이 상기 침입구로부터 침입한 엣칭액에 의해 제거됨으로써 상기 공간 영역이 형성되어 있는 것이다.Moreover, the said space region is formed by removing the interlayer insulation film which filled the said space region with the etching liquid which penetrated from the said inflow opening.
또, 상기 침입구가 최상부의 배선 피복 절연막에 의해서 밀봉되어 있고, 상기 공간 영역이 진공 상태로 유지되어 있는 것이다.The inlet is sealed by the uppermost wiring covering insulating film, and the space region is maintained in a vacuum state.
또, 상기 배선막이 구리, 은 및 금 중 어느 하나의 재료로 구성되어 있는 것이다.Moreover, the said wiring film is comprised from the material of any one of copper, silver, and gold.
또, 상기 소정 계층이 복수층 연속해서 형성되고, 상하 방향으로 인접한 계층의 상기 배선막끼리가 접속되어 있는 것이다.Moreover, the said predetermined | prescribed layer is formed in multiple layers successively, and the said wiring film of the layer adjacent in the up-down direction is connected.
또, 상기 차폐 구조의 외측에 상기 소정 계층의 깊이까지 도달하는 홈이 형성되어 있는 것이다.Moreover, the groove | channel which reaches to the depth of the said predetermined layer is formed in the outer side of the said shielding structure.
또, 상기 차폐 구조에 상기 침입구가 형성되어 있지 않은 계층을 구비하고, 해당 계층에 상기 공간 영역이 형성되어 있지 않은 것도 포함한다.Further, the shielding structure includes a layer in which the intrusion port is not formed, and the space region is not formed in the layer.
또, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 제1 절연막 상에 소정 형상의 배선막 및 해당 배선막 사이를 매립하는 층간 절연막을 형성하는 제1 공정과, 상기 층간 절연막 및 상기 배선막 상에 제2 절연막을 형성하는 제2 공정과, 상기 배선막이 형성된 영역의 외측으로부터 엣칭액을 침입시켜 상기 층간 절연막을 제거하여 인접한 상기 배선막 사이에 공간 영역을 형성하는 제3 공정을 갖는 것이다.Moreover, the manufacturing method of the semiconductor device of this invention is a 1st process of forming the wiring film of a predetermined shape and the interlayer insulation film which fills in between this wiring film on the 1st insulating film formed on the semiconductor substrate, The said interlayer insulation film and the said And a third step of forming a second insulating film on the wiring film, and a third step of forming a space region between adjacent wiring films by removing an interlayer insulating film by infiltrating an etching solution from an outside of the region where the wiring film is formed. will be.
또, 상기 층간 절연막을 무기 S0G막으로 한 것이다.The interlayer insulating film is an inorganic SO film.
또, 상기 제1 공정에 있어서 절연막에 배선 형성을 위한 홈을 가공하고, 그 홈에 배선 재료를 매립하며, 그 후 연마에 의해 홈 이외의 배선 재료를 제거하여,배선과 배선 사이에 막을 갖는 구조를 형성한다. 상기 배선막의 형성과 동시에, 상기 배선막의 주위에 상기 배선막과 동일 재료로 이루어지고 상기 엣칭액의 침입구를 구비한 차폐 구조를 형성한다.In the first step, a groove is formed in the insulating film to form a wiring, the wiring material is embedded in the groove, and then, the wiring material other than the groove is removed by polishing to form a film between the wiring and the wiring. To form. Simultaneously with the formation of the wiring film, a shielding structure made of the same material as the wiring film and having an inlet for the etching liquid is formed around the wiring film.
또, 상기 침입구로부터 상기 배선막을 향해서 상기 엣칭액을 침입시키는 것이다.In addition, the etching liquid is made to infiltrate from the intrusion port toward the wiring film.
또, 상기 배선막을 구리, 은 및 금 중 어느 하나의 재료에 의해 형성하는 것이다.The wiring film is formed of any one of copper, silver and gold.
또, 최상층 배선을 피복하는 절연막이 실리콘 질화막으로 이루어지는 것이다.The insulating film covering the uppermost wiring is made of a silicon nitride film.
또, 상기 엣칭액은 구리, 은 또는 금 및 실리콘 질화막에 대한 무기 S0G막의 선택비가 큰 엣칭액이다.The etching liquid is an etching liquid having a large selectivity of an inorganic SOG film to copper, silver or gold and a silicon nitride film.
또, 상기 제3 공정 후, 제3 절연막을 형성하여 상기 침입구를 밀봉하여 상기 공간 영역을 거의 진공 상태로 하는 제4 공정을 또한 갖는 것이다.Moreover, after the said 3rd process, it also has a 4th process of forming a 3rd insulating film, sealing the said inflow opening, and making the said space area into a substantially vacuum state.
또, 상기 제2 공정 후, 상기 제3 공정 전에, 상기 차폐 구조의 주위에 상기 배선막의 깊이까지 도달하는 홈을 형성하는 제5 공정을 또한 갖고, 상기 제3 공정에 있어서 상기 홈으로부터 상기 침입구에 엣칭액을 흘려보내는 것이다.Moreover, after the said 2nd process, and before the said 3rd process, it has the 5th process of forming the groove | channel which reaches to the depth of the said wiring film around the said shielding structure, In the said 3rd process, it has the 5th process from the said groove | channel to the said penetration opening. Etching liquid is spilled.
또, 상기 제1 공정에 있어서, 상감법에 의해 상기 제1 절연막 상에 상기 배선막 및 상기 층간 절연막을 형성하는 것이다.In the first step, the wiring film and the interlayer insulating film are formed on the first insulating film by a damascene method.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 도1은 본 발명의 반도체 장치의 주요부의 단면 구성을 도시한 개략 단면도이다. 도1에 도시한바와 같이, 이 반도체 장치는 각종 반도체 소자가 형성된 실리콘 기판(1) 상에 실리콘 산화막 등의 절연막(2)이 형성되고, 절연막(2) 상에 배선 금속의 확산 방지막(3), 배선막(4), 확산 방지막(3), 절연막(6)이 차례로 형성된 것이다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described, referring drawings. 1 is a schematic cross-sectional view showing a cross-sectional structure of main parts of a semiconductor device of the present invention. As shown in FIG. 1, in this semiconductor device, an insulating film 2 such as a silicon oxide film is formed on a silicon substrate 1 on which various semiconductor elements are formed, and a diffusion preventing film 3 of wiring metal is formed on the insulating film 2. The wiring film 4, the diffusion barrier film 3, and the insulating film 6 are formed in this order.
배선막(4)은 구리, 은, 금 등의 저항이 낮은 금속 재료로 이루어지는 소정 막두께의 배선막이고, 각 배선막(4) 사이는 소정 거리만큼 이격되어 있다. 그리고, 각 배선막(4) 사이에 공간 영역(10)이 형성되어 있다. 공간 영역(10)은 거의 진공 상태로 유지되어 있고, 각 배선막(4)의 측면은 공간 영역(10)에 노출되어 있다.The wiring film 4 is a wiring film having a predetermined film thickness made of a metal material having low resistance such as copper, silver, gold, and the like, and the wiring films 4 are spaced apart by a predetermined distance. The space region 10 is formed between the wiring films 4. The space region 10 is maintained almost in a vacuum state, and the side surface of each wiring film 4 is exposed to the space region 10.
배선막(4)의 상면 및 하면에 형성된 확산 방지막(3, 5)은 플라즈마 CVD법에 의해 형성된 실리콘 질화막 등의 절연막으로 이루어지고, 배선막(4)이 하층 및 상층의 절연막(2, 6)으로 확산되는 것을 억제하는 동시에, 수분을 차단하여 배선막(4)이 산화되는 것을 억제한다. 또, 확산 방지막(3)은 후술하는 무기 S0G막(7)을 형성할 때의 기초막으로서도 기능한다. 또한, 절연막(6)은 실리콘 산화막 등의 절연막이 단층 또는 다층으로 형성된 막이다.The diffusion barrier films 3 and 5 formed on the upper and lower surfaces of the wiring film 4 are made of an insulating film such as a silicon nitride film formed by plasma CVD, and the wiring film 4 is formed of the lower and upper insulating films 2 and 6. It is suppressed from diffusing into the film, and at the same time, moisture is blocked to suppress the wiring film 4 from being oxidized. In addition, the diffusion barrier film 3 also functions as a base film when forming the inorganic SOG film 7 described later. The insulating film 6 is a film in which an insulating film such as a silicon oxide film is formed in a single layer or multiple layers.
여기서, 도1은 실리콘 기판(1) 상의 임의의 층에 있어서의 배선막(4) 및 공간 영역(10)을 예시하고 있지만, 다층에 걸쳐서 배선막(4) 및 공간 영역(10)으로 이루어지는 층을 형성할 수도 있다. 또, 배선막(4) 및 공간 영역(10)을 형성한 층을 한층 걸러서 형성하고, 그 사이에 상하의 배선막(4) 사이를 접속하는 컨택트층을 형성해도 된다.Although FIG. 1 illustrates the wiring film 4 and the space region 10 in any layer on the silicon substrate 1, the layer made up of the wiring film 4 and the space region 10 over a multilayer. May be formed. In addition, the layers on which the wiring film 4 and the space region 10 are formed may be further formed, and a contact layer for connecting the upper and lower wiring films 4 may be formed therebetween.
이상과 같이 구성된 반도체 장치에 있어서는 배선막(4) 사이에 진공 상태의공간 영역(10)을 형성하고 있으므로, 각 배선막(4) 사이의 용량을 최소한으로 억제하는 것이 가능해진다. 따라서, 배선막(4) 사이가 근접해 있는 경우라도 용량에 기인한 신호의 지연을 최소한으로 억제할 수 있고, 고속 동작을 달성하는 것이 가능해진다.In the semiconductor device configured as described above, since the space region 10 in a vacuum state is formed between the wiring films 4, the capacitance between the wiring films 4 can be kept to a minimum. Therefore, even when the wiring films 4 are in close proximity, the delay of the signal due to the capacitance can be suppressed to a minimum, and high speed operation can be achieved.
또, 층간 절연막을 배선막(4) 사이에 잔존시키지 않음으로써, 다층 배선의 프로세스 중, 예를 들어 CMP법에 의한 연마 공정을 행할 때 열화한 층간 절연막의 영향을 제거할 수 있다. 그리고, 배선막(4)의 확산 경로가 되는 층간 절연막을 무시할 수 있으므로, 배리어 금속막을 박막화하거나 또는 필요로 하지 않을 수 있으며, 저항이 낮은 배선을 형성할 수 있다. 또, 상감 프로세스에 있어서의 CMP 공정이 모두 종료한 후에 무기 S0G막(7)을 제거하므로, 배선 형성 공정중에 있어서는 배선막(4)의 사이에 무기 S0G막(7)이 충전된 상태가 되며, 대 CMP 기계의 내성을 확보할 수 있다. 그리고, 배선막(4)의 상하면에 확산 방지막(3)을 형성하여 배선막(4)과 다른 막이 접촉하는 부위를 피복함으로써, 배선막(4)이 산화하는 것을 확실하게 억제할 수 있다.In addition, by not remaining the interlayer insulating film between the wiring films 4, it is possible to remove the influence of the deteriorated interlayer insulating film during the polishing process by, for example, the CMP method during the multi-layer wiring process. Since the interlayer insulating film serving as the diffusion path of the wiring film 4 can be ignored, the barrier metal film can be thinned or not required, and wiring with low resistance can be formed. In addition, since the inorganic S0G film 7 is removed after all the CMP processes in the damascene process are completed, the inorganic S0G film 7 is filled between the wiring films 4 during the wiring forming step. The resistance of large CMP machines can be secured. And by forming the diffusion prevention film 3 on the upper and lower surfaces of the wiring film 4 and covering the site | part which the wiring film 4 and another film contact, the oxidation of the wiring film 4 can be suppressed reliably.
다음에, 도2 내지 도4를 참조하면서 본 발명의 반도체 장치의 구체적인 제조 방법을 설명한다. 여기서는 도1의 반도체 장치에 있어서의 배선막(4)이 1층 걸러서 형성되고, 상하층의 배선막(4) 사이가 컨택트층으로서의 배선막(5)에 의해서 접속된 반도체 장치를 예시하며, 이 반도체 장치의 제조 방법을 도면에 기초하여 설명한다.Next, the specific manufacturing method of the semiconductor device of this invention is demonstrated, referring FIGS. Here, the wiring film 4 in the semiconductor device of FIG. 1 is formed every other layer, and the semiconductor device connected between the wiring film 4 of an upper and lower layer by the wiring film 5 as a contact layer is illustrated, This example The manufacturing method of a semiconductor device is demonstrated based on drawing.
우선, 도2에 도시한 바와 같이, 반도체 기판(1)의 표면에 트랜지스터 등의반도체 소자(도시 생략)를 형성한 후, 반도체 기판(1) 상을 피복하도록 실리콘 산화막 등의 절연막(2)을 형성한다. 절연막(2)은 단층막 또는 다층막이라도 상관없다.First, as shown in FIG. 2, a semiconductor element (not shown) such as a transistor is formed on the surface of the semiconductor substrate 1, and then an insulating film 2 such as a silicon oxide film is covered so as to cover the semiconductor substrate 1. Form. The insulating film 2 may be a single layer film or a multilayer film.
다음에, 절연막(2) 상에 플라즈마 CVD법에 의해 1층째의 확산 방지막(3)을 형성하고, 그 후 1층째의 무기 S0G(Spin on Glass)막(7)을 형성한다. 이 때, 확산 방지막(3)은 무기 S0G막(7)을 형성하기 위한 기초막으로서 기능한다. 그 후, 통상의 상감 프로세스에 의해 무기 S0G막(7) 속에 배선막(4)을 매립한다. 구체적으로는, 무기 S0G막(7)에 소정 형상의 홈을 형성한 후, 홈 내부를 포함하는 무기 S0G막(7) 상에 배선막(4)을 형성하고, CMP법에 의한 연마를 행함으로써 홈 내부에 배선막(4)을 매립한다. 이로써, 절연막(2) 상에 제1 층째의 배선층이 형성된다.Next, on the insulating film 2, the diffusion barrier film 3 of the first layer is formed by the plasma CVD method, and then the inorganic S0G (Spin on Glass) film 7 of the first layer is formed. At this time, the diffusion barrier film 3 functions as a base film for forming the inorganic SOG film 7. Thereafter, the wiring film 4 is embedded in the inorganic SOG film 7 by a normal damascene process. Specifically, after the grooves having a predetermined shape are formed in the inorganic S0G film 7, the wiring film 4 is formed on the inorganic S0G film 7 including the inside of the groove, and the polishing is performed by the CMP method. The wiring film 4 is embedded in the groove. As a result, the wiring layer of the first layer is formed on the insulating film 2.
다음의 제2 층째에 있어서도 마찬가지로 확산 방지막(3)을 형성한 후, 상감 프로세스에 의해 무기 S0G막(7) 내에 금속막을 형성하지만, 2층째에서는 1층째의 배선막(4)과 3층째에 형성하는 배선막(4)을 접속하기 위한 관통 구멍(8)을 무기 S0G막(7) 내에 형성하며, 이를 충전하는 배선막(5)을 형성한다.In the following second layer, the diffusion barrier film 3 is similarly formed, and then a metal film is formed in the inorganic SOG film 7 by the damascene process. However, in the second layer, the metal film is formed on the first wiring film 4 and the third layer. A through hole 8 for connecting the wiring film 4 to be formed is formed in the inorganic SOG film 7, and a wiring film 5 for filling it is formed.
이 후, 1층째와 2층째의 공정을 반복해서 다층 배선을 형성한다. 이 때, 각층의 상감 프로세스에 있어서 홈 형성을 행할 때 하층의 배선막(4) 또는 배선막(5)이 노출될 때까지 무기 S0G막(7) 및 확산 방지막(3)을 제거함으로써, 다층의 배선막(4)이 관통 구멍(8)을 충전한 배선막(5)에 의해서 접속된 다층 배선 구조(20)를 형성할 수 있다.Thereafter, the steps of the first and second layers are repeated to form a multilayer wiring. At this time, when the grooves are formed in the damascene process of each layer, the inorganic S0G film 7 and the diffusion barrier film 3 are removed until the lower wiring film 4 or the wiring film 5 is exposed, thereby providing a multilayered structure. The wiring film 4 can form the multilayer wiring structure 20 connected by the wiring film 5 which filled the through-hole 8.
또, 각층의 배선막(4, 5)의 형성과 병행하여, 다층 배선 구조(20)의 외주부에 각층의 배선막(4, 5)과 동일한 재료를 이용하여 차폐 구조(9)를 형성한다. 차폐 구조(9)도 배선막(4, 5)을 형성할 때의 상감 프로세스에 의해 형성한다. 이 차폐 구조(9)에는 후술하는 바와 같이 각층에 있어서 다층 배선 구조(20)의 내부와 외부를 접속하기 위한 슬릿(9a)이 형성되어 있고, 슬릿(9a)은 습식 엣칭을 행할 때의 엣칭액의 침입구가 된다.In addition, in parallel with the formation of the wiring films 4 and 5 of each layer, the shielding structure 9 is formed using the same material as the wiring films 4 and 5 of each layer in the outer peripheral portion of the multilayer wiring structure 20. The shielding structure 9 is also formed by the damascene process at the time of forming the wiring films 4 and 5. As described later, the shielding structure 9 is provided with a slit 9a for connecting the inside and the outside of the multilayer wiring structure 20 in each layer, and the slit 9a is an etching liquid when wet etching is performed. It becomes the entry point of.
다음에, 도2에 도시한 바와 같이, 다층 배선 구조(20)의 외측에 적층된 무기 S0G막(7), 및 확산 방지막(3)을 드라이 엣칭에 의해 선택적으로 제거하여 다층 배선 구조(20)를 둘러싸도록 홈(11)을 형성한다. 이 때, 제1 층째 배선막(4)의 하면의 계층 위치에 도달할 때까지 무기 S0G막(7) 및 확산 방지막(3)을 제거한다. 홈(11)은 다층 배선 구조(20)를 개재하도록 양측에 평행하게 형성해도 된다. 또, 다층 배선 구조(20)를 반도체 칩 1개분의 영역으로 하고, 스크라이브 라인과 병용하여 홈(11)을 형성해도 된다. 이에 따라, 홈(11)의 내벽면에 무기 S0G막(7) 및 확산 방지막(3)이 노출된다.Next, as shown in FIG. 2, the inorganic S0G film 7 and the diffusion barrier film 3 laminated outside the multilayer wiring structure 20 are selectively removed by dry etching to remove the multilayer wiring structure 20. The groove 11 is formed to surround the groove. At this time, the inorganic SOG film 7 and the diffusion barrier film 3 are removed until the hierarchical position of the lower surface of the first layer wiring film 4 is reached. The groove 11 may be formed parallel to both sides of the groove 11 so as to interpose the multilayer wiring structure 20. In addition, the multilayer wiring structure 20 may be a region for one semiconductor chip, and the groove 11 may be formed in combination with a scribe line. As a result, the inorganic SOG film 7 and the diffusion barrier film 3 are exposed on the inner wall surface of the groove 11.
다음에, 도3에 도시한 바와 같이, 홈(11)으로부터 다층 배선 구조(20)의 내부를 향해서 엣칭액을 침투시켜, 습식 엣칭을 행함으로써 다층 배선 구조(20)에 형성된 무기 S0G막(7)을 제거한다. 이 때, 엣칭액은 다층 배선 구조(20)의 주위에 형성된 차폐 구조(9)의 슬릿(9a)으로부터 다층 배선 구조(20)의 내측을 향해서 침투되며, 다층 배선 구조(20) 내의 각층에 있어서의 무기 S0G막(7)이 외측으로부터 제거되어 간다. 무기 S0G막(7)은 특정 엣칭액에 대하여 매우 엣칭 속도가 빠르다는 특성을 지니므로, 다층 배선 구조(20)의 외측으로부터 엣칭액을 침입시켜도 확실하게 무기 S0G막(7)을 제거하는 것이 가능하다. 그리고, 무기 S0G막(7)의 엣칭 속도가 빠르므로, 그 밖의 칩 구성 재료와의 선택비를 확보할 수 있고, 무기 S0G막(7)만을 제거할 수 있다. 그리고, 배선막(4) 및 확산 방지막(3)을 거의 엣칭하지 않는 엣칭액을 사용함으로써, 배선막(4, 5)의 산화를 억제할 수 있다.Next, as shown in FIG. 3, the inorganic S0G film 7 formed in the multilayer wiring structure 20 by penetrating an etching liquid from the groove 11 toward the inside of the multilayer wiring structure 20 and performing wet etching. ). At this time, the etching liquid penetrates toward the inside of the multilayer wiring structure 20 from the slit 9a of the shielding structure 9 formed around the multilayer wiring structure 20, and in each layer in the multilayer wiring structure 20. Inorganic S0G film 7 is removed from the outside. Since the inorganic S0G film 7 has a characteristic that the etching speed is very fast with respect to a specific etching liquid, the inorganic S0G film 7 can be reliably removed even if the etching liquid intrudes from the outside of the multilayer wiring structure 20. Do. And since the etching speed of the inorganic SO film 7 is high, the selectivity with other chip | tip material can be ensured, and only the inorganic SO film 7 can be removed. And by using the etching liquid which hardly etches the wiring film 4 and the diffusion prevention film 3, oxidation of the wiring films 4 and 5 can be suppressed.
도4는 습식 엣칭 종료 후의 다층 배선 구조(20)를 도시하고 있다. 도4에 도시한 바와 같이, 습식 엣칭에 의해 다층 배선 구조(20) 내의 무기 S0G막(7)은 모두 제거되며, 각층의 배선막(4, 5) 사이에 공간 영역(10)이 형성된다. 또, 확산 방지막(3)은 습식 엣칭되지 않으므로, 각층의 배선막(4, 5)의 상하면 중, 상하의 층과 직접 접촉하지 않는 표면에 잔존한다. 그리고, 다층 배선 구조(20)의 외주에 형성된 차폐 구조(9) 및 이에 형성된 슬릿(9a)이 노출된다. 또, 각층 중 임의의 층에 있어서 무기 S0G막(7)을 잔존시켜 공간 영역(10)을 형성하지 않는 경우에는 그 층의 차폐 구조(9)에 슬릿(9a)을 형성하지 않도록 한다. 이에 의해, 그 층으로의 엣칭액의 침입을 방지하여 무기 S0G막(7)을 잔존시킬 수 있다.4 shows the multilayer wiring structure 20 after the wet etching ends. As shown in Fig. 4, all of the inorganic SOG films 7 in the multilayer wiring structure 20 are removed by wet etching, and a space region 10 is formed between the wiring films 4 and 5 of each layer. Moreover, since the diffusion prevention film 3 is not wet etched, it remains in the surface which is not in direct contact with the upper and lower layers among the upper and lower surfaces of the wiring films 4 and 5 of each layer. And the shielding structure 9 formed in the outer periphery of the multilayer wiring structure 20, and the slit 9a formed in this is exposed. In addition, when the inorganic SO4 film 7 remains in any of the layers, and the space region 10 is not formed, the slit 9a is not formed in the shield structure 9 of the layer. As a result, intrusion of the etching liquid into the layer can be prevented, and the inorganic SOG film 7 can remain.
다음에, 감압 상태에서 다층 배선 구조(20)를 피복하도록 패시베이션막을 형성하고, 다층 배선 구조(20)의 상면 및 측면을 피복함으로써 다층 배선 구조(20)를 캡핑한다. 이에 의해, 슬릿(9a)이 피복되고, 내부에 형성된 공간 영역(10)을 거의 진공 상태로 유지한 상태에서 다층 배선 구조(20)가 밀폐된다. 슬릿(9a)을 확실하게 캡핑하기 위해서는 슬릿(9a)의 폭을 각층의 배선막(4, 5), 및 차폐 구조(9)의 막두께의 1/2 이하로 하는 것이 바람직하다.Next, the passivation film is formed so as to cover the multilayer wiring structure 20 in a reduced pressure state, and the multilayer wiring structure 20 is capped by covering the upper surface and the side surface of the multilayer wiring structure 20. Thereby, the slit 9a is coat | covered and the multilayer wiring structure 20 is sealed in the state which kept the space area 10 formed inside in the substantially vacuum state. In order to reliably cap the slit 9a, the width of the slit 9a is preferably set to 1/2 or less of the thicknesses of the wiring films 4 and 5 and the shielding structure 9 of each layer.
이상 설명한 바와 같이, 본 발명의 실시 형태에 따르면, 배선막(4) 사이에진공 상태의 공간 영역(10)을 형성함으로써, 각 배선막(4) 사이의 용량을 최소한으로 억제하는 것이 가능해진다. 따라서, 용량에 기인한 신호 지연을 최소한으로 억제할 수 있고, 장치의 고속 동작을 달성하는 것이 가능해진다. 또, 배선막(4)의 측면이 공간 영역(10)에 면하고 있고, 배선막(4)과 다른 막의 접촉을 최소한으로 억제할 수 있어 배선막(4)의 횡방향으로의 확산을 억제할 수 있다. 또한, 배선막(4)의 상하면에는 확산 방지막(3)을 형성하고 있으므로, 배선막(4)의 상하면에 있어서도 산화, 확산을 확실하게 억제할 수 있다.As described above, according to the embodiment of the present invention, by forming the space region 10 in the vacuum state between the wiring films 4, it is possible to minimize the capacitance between the wiring films 4. Therefore, the signal delay due to the capacity can be suppressed to a minimum, and the high speed operation of the apparatus can be achieved. Moreover, the side surface of the wiring film 4 faces the space area 10, and the contact between the wiring film 4 and the other film can be minimized to suppress the diffusion of the wiring film 4 in the lateral direction. Can be. In addition, since the diffusion prevention film 3 is formed on the upper and lower surfaces of the wiring film 4, oxidation and diffusion can be reliably suppressed also on the upper and lower surfaces of the wiring film 4.
그리고, 상감 프로세스에 있어서의 CMP 공정이 모두 종료한 후에 습식 엣칭에 의해 무기 S0G막(7)을 제거하므로, 배선 형성 공정중에 있어서는 배선막(4)의 사이에 무기 S0G막(7)이 충전된 상태가 되며, 대 CMP 기계의 내성을 확보할 수 있다.In addition, since the inorganic S0G film 7 is removed by wet etching after completion of all the CMP processes in the damascene process, the inorganic S0G film 7 is filled between the wiring films 4 during the wiring forming step. State, and the resistance of a large CMP machine can be secured.
또, 배선 사이에 층간 절연막을 갖지 않는 구조를 취하는 경우, 각 배선 형성 공정마다 층간막을 제거하는 것도 가정할 수 있지만, CMP법에 의한 연마 공정으로 기계적 강도가 부족하다는 우려가 있다. 본 실시 형태에서는 성막의 최종 공정 후에 무기 S0G막(7)을 제거하므로, CMP 연마에 대한 강도를 확보할 수 있고, 또한 각 공정마다의 층간 절연막의 제거를 필요로 하지 않음으로써, 산소에 의한 회화(灰化) 처리에 기인한 배선의 산화 방지를 위한 배리어 금속의 형성을 필요로 하지 않을 수 있으며, 배선 저항을 저감하는 것이 가능해진다.In addition, when a structure having no interlayer insulating film is formed between the wirings, it may be assumed that the interlayer film is removed for each wiring forming step, but there is a concern that the mechanical strength is insufficient in the polishing step by the CMP method. In this embodiment, since the inorganic S0G film 7 is removed after the final step of film formation, the strength against CMP polishing can be ensured, and the removal of the interlayer insulating film for each step does not require removal, so that the painting with oxygen The formation of a barrier metal for preventing the oxidation of the wiring due to the formation process may not be required, and the wiring resistance can be reduced.
본 발명은 이상 설명한 바와 같이 구성되어 있으므로, 이하에 제시하는 바와같은 효과를 얻을 수 있다.Since this invention is comprised as mentioned above, the effect as shown below can be acquired.
인접한 배선막 사이에 공간 영역을 형성함으로써, 배선막 사이의 용량을 저감시켜 지연 시간을 최소한으로 억제하는 동시에, 배선막의 산화, 및 배선막이 다른 막으로 확산되는 것을 억제할 수 있으며, 배선막의 신뢰성을 높일 수 있다.By forming a space region between adjacent wiring films, the capacitance between the wiring films can be reduced to minimize the delay time, and the oxidation of the wiring films and the diffusion of the wiring films to other films can be suppressed, thereby improving the reliability of the wiring films. It can increase.
배선막의 주위를 둘러싸도록 형성한 차폐 구조에 엣칭액의 침입구를 형성함으로써, 침입구로부터 배선막을 향해서 엣칭액을 흘려보내어 해당 공간 영역의 형성을 용이하게 행할 수 있다.By forming the intrusion port of the etching liquid in the shielding structure formed so as to surround the wiring film, the etching liquid can flow from the intrusion port toward the wiring film, and the formation of the space region can be easily performed.
침입구의 가로폭을 최상부의 배선층 보호막의 막두께의 2배 이하로 함으로써, 침입구를 확실하게 밀봉할 수 있고, 공간 영역을 진공으로 유지하는 것이 가능해진다.By setting the width of the inlet to be twice or less the film thickness of the uppermost wiring layer protective film, the inlet can be reliably sealed, and the space region can be maintained in a vacuum.
배선막을 구리, 은 및 금 중 어느 하나의 재료로 구성함으로써 배선막의 저항의 저감화를 도모할 수 있다.By forming the wiring film from any one of copper, silver and gold, the resistance of the wiring film can be reduced.
배선막의 상면 및 하면을 확산 방지막으로 피복함으로써, 배선막의 상면 및 하면에 있어서 배선막이 산화 또는 확산되는 것을 억제할 수 있다.By covering the upper and lower surfaces of the wiring film with the diffusion preventing film, the oxidation or diffusion of the wiring film on the upper and lower surfaces of the wiring film can be suppressed.
공간 영역을 매립한 층간 절연막을 침입구로부터 침입시킨 엣칭액에 의해 제거하여 해당 공간 영역을 형성하므로, 배선막의 형성 후의 최종 공정에서 공간 영역의 형성을 행할 수 있다.Since the interlayer insulating film in which the space region is embedded is removed by the etching liquid infiltrated from the intrusion port, the space region is formed, so that the space region can be formed in the final step after the formation of the wiring film.
침입구를 절연막에 의해서 밀봉하여 공간 영역을 거의 진공 상태로 유지함으로써, 배선막 사이의 용량을 저감시키는 동시에, 배선막의 측면이 산화하는 것을 억제할 수 있다.By sealing the inlet port with an insulating film and maintaining the space region in a substantially vacuum state, the capacitance between the wiring films can be reduced and the oxidation of the side surfaces of the wiring films can be suppressed.
배선막을 구비한 계층을 복수층 연속해서 형성하고, 상하 방향으로 인접한 계층의 배선막끼리를 접속함으로써, 각층으로 배선층 사이가 공간 영역에 의해 이격된 다층 배선 구조를 형성할 수 있다.By forming a plurality of layers having a wiring film in succession, and connecting the wiring films of the layers adjacent in the vertical direction, a multilayer wiring structure can be formed in which each of the wiring layers is spaced apart by a space region.
차폐 구조의 외측에 배선막이 형성된 계층의 깊이까지 도달하는 홈을 형성함으로써, 홈으로부터 침입구를 향해서 엣칭액을 흘려보내는 것이 가능해진다.By forming the groove reaching the depth of the layer where the wiring film is formed outside the shielding structure, the etching liquid can flow from the groove toward the intrusion port.
차폐 구조에 침입구가 형성되어 있지 않은 계층을 형성함으로써, 공간 영역을 필요로 하지 않는 계층에 공간 영역을 형성하지 않을 수 있다.By forming the layer in which the inlet is not formed in the shielding structure, it is possible to avoid forming the space region in the layer not requiring the space region.
층간 절연막을 무기 S0G막으로 함으로써 엣칭 속도를 높일 수 있고, 배선막이 형성된 층의 횡방향으로부터 층간 절연막을 제거하여 공간 영역을 형성할 수 있다.By using the interlayer insulating film as an inorganic SO film, the etching speed can be increased, and the interlayer insulating film can be removed from the transverse direction of the layer on which the wiring film is formed to form a space region.
구리, 은 또는 금 및 실리콘 질화막에 대한 무기 S0G막의 선택비가 큰 엣칭액을 이용함으로써, 구리, 은 또는 금으로 이루어지는 배선막의 감소를 억제하는 동시에, 배선막의 상면 및 하면에 실리콘 질화막을 잔존시킬 수 있다.By using an etching solution having a large selectivity of the inorganic S0G film relative to the copper, silver or gold and silicon nitride film, the reduction of the wiring film made of copper, silver or gold can be suppressed, and the silicon nitride film can be left on the upper and lower surfaces of the wiring film. .
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| JP3682510B2 (en) | 2005-08-10 |
| KR100813739B1 (en) | 2008-03-13 |
| JP2002246465A (en) | 2002-08-30 |
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