KR20020065279A - 변환 해상도를 조절할 수 있는 펄스 폭 변조형디지털-아날로그 변환기 - Google Patents

변환 해상도를 조절할 수 있는 펄스 폭 변조형디지털-아날로그 변환기 Download PDF

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Abstract

펄스 폭 변조(PWM)를 이용한 DA 변환기에서 N비트 디지털 데이터는 2N개의 서로 다른 펄스 폭을 갖는 아날로그 신호 가운데 하나로 변환된다. 여기에 개시된 본 발명의 DA 변환기는 N비트 디지털 데이터를 데이터 처리 알고리즘에 따라 해상도(resolution), 프레임 레이트(frame rate), 및 보상(compensation) 기능을 선택할 수 있는 구조로, 최적의 조건으로 다양한 응용처에 사용할 수 있다. 따라서, 변환 정밀도보다 시스템의 전류 소모 감소가 중요시되는 경우 변환 해상도를 낮추어 사용하면 시스템의 전류 소모를 현저히 낮출 수 있다.

Description

변환 해상도를 조절할 수 있는 펄스 폭 변조형 디지털-아날로그 변환기{PULSE WIDTH MODULATION TYPE DIGITAL TO ANALOG CONVERTER CAPABLE OF CONTROLLING CONVERSION RESOLUTION}
본 발명은 디지털-아날로그 변환기에 관한 것으로, 좀 더 구체적으로는 디지털 데이터를 그에 대응하는 폭을 갖는 아날로그 신호로 변환하는 펄스 폭 변조(pulse width modulation : PWM)를 이용한 디지털-아날로그(digital to analog : DA) 변환기에 관한 것이다.
일반적으로, 마이크로 프로세서와 같은 데이터 처리 장치는 디지털 데이터를 처리하고, 처리된 결과로서 디지털 데이터를 출력한다. 이 디지털 데이터는 종종 아날로그 회로나 아날로그 전압과 전류를 사용하는 시스템 엘리먼트들을 제어하기 위해 사용된다. 예컨대, 마이크로 프로세서로부터 출력되는 디지털 데이터가 모터의 회전 속도를 제어하기 위한 데이터인 경우, 모터로 공급되는 전류를 제어하기 위해 이 디지털 데이터는 아날로그 신호로 변환되어야만 한다. 다른 예로서, 마이크로 프로세서에서 처리된 사운드 디지털 데이터를 스피커로 출력하는 경우, 사운드 디지털 데이터는 사람이 들을 수 있는 사운드 신호(즉, 디지털 데이터에 대응하는 주파수를 갖는 아날로그 신호)로 변환되어야만 한다.
모터 제어, 사운드 신호 변환 등에 널리 사용되는 펄스 폭 변조(PWM)-형 DA 변환기는, 입력된 디지털 데이터를 미리 설정된 기준 디지털 데이터와 비교해서, 한 주기내의 펄스 폭을 변화시켜 출력한다. 이러한, PWM-형 DA 변환기는 1985년 6월, Kazuak Ichnose에 의해 취득된 U.S. Pat. No. 4,532,496, "Pulse Width Modulation Type Digital Analog Converter"와, 1999년 10월, 전성곤에 의해 취득된 U.S. Pat. No. 5,936,564 "Digital To Analog Converter Using Pulse WidthModulation And The Controlling Method Thereof"에서 찾아볼 수 있다.
최근, 휴대용 전자 장치들이 널리 보급되면서, 전자 장치의 전력 소모를 감소시키기 위한 방안들이 많이 제시되고 있다. 이러한 추세에 부응하고자, PWM-형 변환기의 전력 소모를 감소시키기 위해서는 변환 정밀도(해상도, resolution)를 낮추어야만 한다. 그러나, 종래의 PWM-형 DA 변환기의 변환 해상도는 고정되어 있어서, 전력 소모 감소에 제한이 따른다.
그러므로, 변환 해상도를 선택적으로 낮출 수 있는 PWM-형 DA 변환기가 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 변환 해상도를 조절할 수 있는 PWM-형 DA 변환기를 제공하는데 있다.
도 1은 본 발명의 디지털-아날로그 변환기를 보여주는 도면;
도 2는 시스템 클럭 신호와 변환 해상도에 따른 샘플링 클럭 신호를 보여주는 도면;
도 3A 내지 도 3C는 변환 해상도에 따른 DA 변환기의 동작을 보여주는 타이밍도;
도 4는 변환 해상도에 따른 DA 변환기의 동작을 정리해서 보여주는 표;
도 5는 도 1에 도시된 비트 쉬프터를 상세히 보여주는 도면; 그리고
도 6은 도 1에 도시된 비교기를 상세히 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 레지스터20 : 비트 쉬프터
40 : 샘플링 클럭 발생기50 : 비교기
60 : 카운터 회로70 : 보상 출력 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 펄스 폭 변조를 이용한 디지털-아날로그 변환기는: 기입 제어 신호에 응답해서 N-비트 디지털 데이터를 저장하는 레지스터, 해상도 선택 신호에 응답해서, 상기 N-비트 디지털 데이터를 K 번 쉬프트시키는 쉬프터, 외부로부터 제공되는 시스템 클럭 신호를 분주해서, 상기 해상도 선택 신호에 대응하는 주파수의 샘플링 클럭 신호를 출력하는 샘플링 클럭 발생기, 상기 샘플링 클럭 신호를 카운트해서 N-비트 이진수를 발생하고, 상기 N-비트 이진수의 각 비트들에 대응하는 캐리 신호들 가운데 상기 해상도 선택 신호에 대응하는 캐리 신호를 출력하는 카운터 회로, 상기 쉬프터로부터 출력되는 쉬프트된 디지털 데이터와 상기 카운터로부터 출력되는 N-비트 이진수를 비교하고, 그들이 일치할 때 일치 신호를 출력하는 비교기, 그리고 상기 카운터 회로로부터 출력되는 카운트 신호와 상기 일치 신호에 응답해서 펄스 폭이 변조된 아날로그 신호를 출력하되, 상기 쉬프터에서 버려지는 K-비트 데이터를 보상해서 상기 아날로그 신호를 출력하는 보상 출력 회로를 포함한다.
바람직한 실시예에 있어서, 상기 보상 출력 회로는, 상기 카운터 회로로부터 출력되는 캐리 신호를 카운트하고, 카운트 값이 상기 해상도 선택 신호에 대응하는 값에 도달할 때 상기 기입 제어 신호를 출력한 후 리셋되는 프레임 카운터와; 상기 프레임 카운터로부터의 카운트 값에 응답해서, 상기 쉬프터의 버려지는 K-비트 데이터에 대응하는 보상 신호를 출력하는 보상 회로와; 상기 비교기로부터 출력되는 일치 신호를 받아들이고, 그것을 소정 시간 지연시켜 지연 신호를 출력하는 지연 회로와; 상기 보상 신호에 응답해서, 상기 비교기로부터 출력되는 일치 신호와 상기 지연 회로로부터 출력되는 지연 신호 가운데 하나를 출력하는 지연 선택기, 그리고 상기 카운터 회로로부터 출력되는 캐리 신호가 활성화될 때부터 상기 선택기로부터 출력되는 신호가 비활성화될 때까지의 펄스 폭을 갖는 아날로그 신호를 출력하는 래치 회로를 포함한다.
바람직한 실시예에 있어서, 상기 샘플링 클럭 발생기는, 상기 시스템 클럭 신호를 분주해서 서로 다른 주파수를 갖는 M 개의 클럭 신호들을 출력하는 이진 카운터, 그리고 상기 해상도 선택 신호에 응답해서, 상기 분주기로부터 출력되는 클럭 신호들 가운데 하나를 상기 샘플링 클럭 신호로 출력하는 선택기로 구성된다.
바람직한 실시예에 있어서, 상기 카운터 회로는, 상기 샘플링 클럭 신호를 카운트해서 N-비트 이진수와 상기 N-비트 이진수의 각 비트들에 대응하는 캐리 신호들을 발생하는 이진 카운터 및 상기 캐리 신호들 가운데 상기 해상도 선택 신호에 대응하는 캐리 신호를 출력하는 캐리 선택기를 포함한다.
상기 비교기는, 상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수의 대응하는 비트들을 받아들이고, 그들이 일치하는 경우 비트 일치 신호를 각각 출력하는 N 개의 제 1 논리 회로들과, 상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수 가운데 상위 K-비트들은 무조건 일치함을 나타내는 마스킹 신호를 출력하는 마스킹 신호 출력 회로, 그리고 상기 마스킹 신호와 상기 제 1 논리 회로들로부터 출력되는 비트 일치 신호들을 받아들이고, 상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수 가운데 상위 K-비트들을 제외한 나머지 비트들이 모두 일치함을 나타낼 때 상기 일치 신호를 출력하는 제 2 논리 회로를 포함한다. 상기 K는 상기 쉬프터의 쉬프트 동작 횟수에 대응한다.
이 실시예에서, 상기 제 1 논리 회로는, 상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수의 대응하는 비트들을 받아들이는 익스클루시브-노아 게이트로 구성된다.
바람직한 실시예에서, 상기 지연 회로는, 상기 비교기로부터 출력되는 일치 신호를 소정 시간 지연시키는 지연기, 및 상기 비교기로부터 출력되는 일치 신호와상기 지연기로부터 출력되는 신호를 오아 연산하여 상기 지연 신호를 출력하는 논리 회로를 포함한다.
(작용)
이와 같은 회로 구성에 의해서, 필요에 따라 디지털-아날로그 변환 해상도를 변경할 수 있는 디지털-아날로그 변환기를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 6을 참조하여 상세히 설명한다.
일반적으로, PWM을 이용한 DA 변환기에서 N비트 디지털 데이터는 2N개의 서로 다른 펄스 폭을 갖는 아날로그 신호 가운데 하나로 변환된다. 도 1에 도시된 본 발명의 DA 변환기는 입력된 디지털 데이터를 다양한 해상도의 아날로그 신호로 변환할 수 있는 구성을 갖는다. 변환될 디지털 데이터가 8비트이면, 변환 해상도는 8, 7, 6, 또는 5비트 가운데 하나로 선택될 수 있다. 해상도 선택 신호(SEL<1:0>)는 이와 같은 변환 해상도를 선택하기 위한 신호이다.
도 1을 참조하면, 변환될 디지털 데이터(DDATA)는 추후 설명될 기입 제어 신호(WR)에 의해 제어되어 레지스터(10)에 저장된다. 레지스터(10)에 저장된 신호는 비트 쉬프터(20)로 전달되고, 해상도 선택 신호(SEL<1:0>)에 의해 제어되어 K번 오른쪽 쉬프트(right shift)된다. 예를 들어, 상기 디지털 데이터(DDATA)가 8비트이면, 상기 쉬프터(20)는 해상도 선택 신호(SEL<1:0>)에 응답해서 0, 1, 2 또는 3번오른쪽 쉬프트를 수행한다. 쉬프트된 디지털 데이터(R0-Rn)는 비교기(50)로 전달된다.
샘플링 클럭 발생기(40)는 외부로부터 제공되는 시스템 클럭 신호(f)를 분주해서 상기 해상도 선택 신호(SEL<1:0>)에 대응하는 주파수의 샘플링 클럭 신호(Fs)를 출력한다. 구체적으로, 이진 카운터(42)는 상기 시스템 클럭 신호(f)를 받아들여 소정 비율로 분주된 클럭 신호들(f/2, f/4, ...f/n)을 발생한다. 이진 카운터(42)의 동작은 이 기술 분야에서 널리 알려져 있으므로 상세한 설명은 생략한다. 주파수 선택기(44)는 상기 해상도 선택 신호(SEL<1:0>)에 응답해서 상기 이진 카운터(42)로부터 출력되는 클럭 신호들(f/2, f/4, ...f/n) 가운데 하나를 샘플링 클럭 신호(Fs)로 출력한다. 도 2는 시스템 클럭 신호(f)와 변환 해상도에 따른 샘플링 클럭 신호(Fs)를 보여주고 있다. 예를 들어, 변환될 디지털 데이터(DDATA)가 8-비트이고 시스템 클럭 신호(f)가 8MHz이면, 변환 해상도에 따라 4, 2, 또는 1MHz 가운데 하나가 샘플링 클럭 신호(Fs)로 선택된다.
카운터 회로(60)는 샘플링 클럭 신호(Fs)를 카운트해서 N-비트 이진수(Q0-Qn)와 상기 N-비트 이진수의 각 비트들에 대응하는 캐리 신호들(C0-Cn)을 발생하는 가산 카운터(62) 그리고 상기 해상도 선택 신호(SEL<1:0>)에 응답해서 캐리 신호들(C0-Cn) 가운데 하나를 출력(Cout)하는 캐리 선택기(64)로 구성된다. 상기 가산 카운터(62)로부터 출력되는 N-비트 이진수(Q0-Qn)는 비교기(50)로 전달된다.
비교기(50)는 상기 비트 쉬프터(20)로부터 입력된 디지털 데이터(R0-Rn)와 상기 가산 카운터(62)로부터 입력된 N-비트 이진수(Q0-Qn)를 비교하고, 그들이 서로 일치할 때 일치 신호(Match)를 출력한다.
보상 출력 회로(70)는 상기 비교기(50)로부터 출력되는 일치 신호(Match)와 상기 캐리 선택기(64)로부터 출력되는 캐리 신호(Cout)에 응답해서 펄스 폭이 변조된 아날로그 신호(Aout)를 출력한다. 구체적으로, 상기 보상 출력 회로(70)는 지연 회로(71), 오아(OR) 게이트(72), 지연 선택기(73), 래치(74), 프레임 카운터(75), 그리고 보상 회로(76)로 구성된다.
프레임 카운터(75)는 상기 캐리 신호(Cout)를 받아들여 카운트하고, 카운트 값이 상기 해상도 선택 신호(SEL<1:0>)에 대응하는 값에 도달할 때 상기 기입 제어 신호(WR)를 출력한 후 리셋된다. 상기 보상 회로(76)는 상기 프레임 카운터로부터의 카운트 신호에 응답해서, 상기 쉬프터(20)의 버려지는 K 비트 데이터에 대응하는 보상 신호(Msel)를 출력한다. 상기 지연 회로(71)는 비교기(50)로부터의 일치 신호(Match)를 소정 시간동안 지연시켜 출력(Match+1)한다. 상기 오아 게이트(72)는 지연된 신호(Match+1)와 일치 신호(Match)를 받아들여 오아 연산해서 출력(Mout)한다. 지연 선택기(73)는 상기 보상 신호(Msel)에 응답해서, 상기 오아 게이트(72)로부터 출력되는 신호(Mout)와 상기 비교기(50)로부터 출력되는 일치 신호(Match) 가운데 하나를 출력한다. 상기 래치(74)는 입력단(D)에 전원 전압이, 클럭 단자(C)에 상기 지연 선택기(73)의 출력이, 그리고 리셋 단자(R)에 상기 캐리 신호(Cout)가 연결된 D-플립플롭으로 구성된다. 상기 래치(74)의 반전 출력 단자(/Q)로부터 출력되는 신호(Aout)는 상기 디지털 데이터(DDATA)에 대응하는 펄스 폭을 갖는 아날로그 신호이다.
계속해서, 다양한 해상도의 DA 변환 동작의 실시예가 도 1 내지 도 6을 참조하여 설명된다. 도 3A 내지 도 3C는 변환 해상도에 따른 DA 변환기의 동작을 보여주는 타이밍도이고, 도 4는 변환 해상도에 따른 DA 변환기의 동작을 정리해서 보여주는 표이다. 이 실시예에서, 변환될 디지털 데이터(DDATA)는 8비트이고, 시스템 클럭 신호(f)는 8MHz이다. 그리고, 해상도 선택 신호(SEL<1:0>)는 8, 7, 6비트의 변환 해상도 가운데 하나를 선택하기 위한 신호이다.
먼저, 도 1 및 도 3A를 참조하여, DA 변환기(1)의 변환 해상도가 8비트인 경우가 설명된다. 해상도 선택 신호(SEL<1:0>)가 002이면, 비트 쉬프터(20)는 변환될 디지털 데이터에 대한 쉬프트 동작을 수행하지 않고 그대로 출력한다. 주파수 선택기(44)는 주파수가 f/2인 신호를 샘플링 클럭 신호(Fs)로 출력한다. 캐리 선택기(64)는 가산 카운터(72)로부터 출력되는 캐리 신호들(C0-Cn) 가운데 C7을 선택해서 출력한다. 이 경우, 프레임 카운터(75)는 카운트 동작을 수행하지 않으며, 상기 캐리 선택기(64)로부터 출력되는 캐리 신호(C7)를 기입 제어 신호(WR)로 출력한다. 보상 회로(76)는 로우 레벨의 보상 신호(Msel)를 출력한다. 따라서, 지연 선택기(73)는 비교기(50)로부터 입력되는 일치 신호(Match)를 선택해서 출력한다. 그러므로, 상기 래치(74)로부터 출력되는 아날로그 신호(Aout)는 상기 캐리 신호(C7)의 라이징 에지(rising edge)에 동기되어 하이 레벨로 되고, 상기 비교기(50)로부터 출력되는 일치 신호의 폴링 에지(falling edge)에 동기되어 로우레벨로 된다. 따라서, 8-비트 디지털 데이터(DDATA)는 28즉, 256 개의 펄스 폭 가운데 대응하는 펄스 폭을 갖는 아날로그 신호로 변환된다. 이 경우, 한 프레임의 주기(T)는 1/Fs=0.25㎲가 된다.
다음, 도 3B를 참조하여 DA 변환기(1)의 변환 해상도가 7비트인 경우가 설명된다. 해상도 선택 신호(SEL<1:0>)가 012이면, 비트 쉬프터(20)는 1회 오른쪽 쉬프트를 수행한다. 주파수 선택기(40)는 시스템 클럭 신호(f)를 4분주한 신호(f/4)를 샘플링 클럭 신호(Fs)로 출력한다. 캐리 선택기(64)는 가산 카운터(72)로부터 출력되는 캐리 신호들(C0-Cn) 가운데 C6을 선택해서 출력한다. 프레임 카운터(75)는 상기 캐리 신호(C6)를 카운트하고, 카운트 값이 1이 될 때마다 상기 기입 제어 신호(WR)를 출력한 후 0으로 리셋된다. 상기 보상 회로(76)는 프레임 카운터(75)로부터의 카운트 값에 응답해서, 상기 쉬프터(20)의 버려지는 데이터(CDATA)를 보상하기 위한 보상 신호(Msel)를 출력한다. 예를 들어, 상기 쉬프터(20)의 버려지는 데이터(CDATA)가 0이면 보상이 불필요하므로 상기 보상 신호(Msel)는 로우 레벨을 그대로 유지된다. 그러나, 상기 데이터(CDATA)가 1이면 상기 프레임 카운터(75)의 카운트 값이 1이 될 때 상기 보상 회로(76)는 하이 레벨의 보상 신호(Msel)를 출력한다. 따라서, 쉬프터(20)의 버려지는 데이터(CDATA)가 1인 경우에는 한 프레임동안, 상기 비교기(50)로부터 출력되는 일치 신호(Match)와 오아 게이트(72)로부터 출력되는 지연된 신호(Mout)가 차례대로 출력된다. 상기 기입 제어 신호(WR)는 매 프레임마다 활성화되므로, 레지스터(10)에 저장된 디지털 데이터(DDATA)는 한 프레임동안 두 번 비교되고, 두 번 출력된다. 단, 상기 데이터(CDATA)가 1이면, 두 번째 출력은 지연 회로(71)의 지연시간만큼 지연된 신호이다. 그러므로, 8비트 디지털 데이터 가운데 상위 7비트 데이터는 27즉, 128 개의 펄스 폭 가운데 대응하는 펄스 폭을 갖는 아날로그 신호로 변환되고, 최하위 1비트는 보상된다.
계속해서, 도 3C를 참조하여 DA 변환기(1)의 변환 해상도가 6비트인 경우가 설명된다. 해상도 선택 신호(SEL<1:0>)가 102이면, 비트 쉬프터(20)는 2회 오른쪽 쉬프트를 수행한다. 주파수 선택기(40)는 시스템 클럭 신호(f)를 8분주한 신호(f/8)를 샘플링 클럭 신호(Fs)로 출력한다. 캐리 선택기(64)는 가산 카운터(72)로부터 출력되는 캐리 신호들(C0-Cn) 가운데 C5을 선택해서 출력한다. 프레임 카운터(75)는 상기 캐리 신호(C5)를 카운트하고, 카운트 값이 3이 될 때마다 상기 기입 제어 신호(WR)를 출력한 후 0으로 리셋된다. 상기 보상 회로(76)는 프레임 카운터(75)로부터의 카운트 값에 응답해서, 상기 쉬프터(20)의 버려지는 데이터(CDATA)를 보상하기 위한 보상 신호(Msel)를 출력한다. 상기 쉬프터(20)의 버려지는 데이터(CDATA)는 (00, 01, 10, 11) 가운데 하나이다. 도 3C에 도시된 바와 같이, 보상 회로(76)로부터 출력되는 보상 신호(Msel)는 데이터(CDATA)의 값에 따라 천이된다. 상기 기입 제어 신호(WR)는 매 프레임마다 활성화되므로, 레지스터(10)에 저장된 디지털 데이터(DDATA)는 한 프레임동안 네 번 비교되고, 네번 출력된다. 그러므로, 8비트 디지털 데이터 가운데 상위 6비트 데이터는 26즉, 64 개의 펄스 폭 가운데 대응하는 펄스 폭을 갖는 아날로그 신호로 변환되고, 하위 2비트는 보상된다.
이와 같이 동작하는 본 발명의 DA 변환기는 필요에 따라 샘플링 클럭 신호의 주파수를 선택할 수 있다. 그러므로, 변환 해상도의 정밀함보다 시스템의 전류 소모 억제가 중요시되는 경우 변환 해상도를 낮추어 사용하면 시스템의 전류 소모를 현저히 낮출 수 있다.
도 5는 도 1에 도시된 비트 쉬프터를 상세히 보여주는 도면이다. 도 5를 참조하면, 상기 비트 쉬프터(20)는 7 개의 멀티플렉서들(110-116)과 로직 회로(22)로 구성된다. 상기 멀티플렉서들(110-116)은 해상도 선택 신호(SEL<1:0>)에 응답해서 변환될 디지털 데이터(D<7:0>)의 비트들 가운데 하나를 출력(R0-R6)한다. 상기 멀티플렉서들(110-116)로부터 출력되는 신호들(R0-R6)은 상기 해상도 선택 신호(SEL<1:0>)에 대응하는 횟수만큼 상기 디지털 데이터(D<7:0>)를 오른쪽으로 K번 쉬프트한 것과 동일하다. 로직 회로(22)는 상기 해상도 선택 신호(SEL<1:0>)에 응답해서, 변환될 디지털 데이터(D<7:0>)의 최하위 비트(D<0>)와 하위 2 비트(D<1:0>)를 선택적으로 출력한다. 상기 논리 회로(22)로부터 출력되는 신호(CDATA)는 보상 회로(76)로 제공된다.
도 6은 도 1에 도시된 비교기를 상세히 보여주는 도면이다. 마스킹 회로(52)는 논리 회로(121)와 멀티플렉서들(122-124)로 구성된다. 상기 논리회로(121)는 해상도 선택 신호(SEL<1:0>)를 받아들여 선택 신호들(Y0-Y3)을 출력한다. 예컨대, 상기 해상도 선택 신호(SEL<1:0>)가 01이면 Y1, 10이면 Y2, 그리고 11이면 Y3만이 하이 레벨로 된다. 상기 멀티플렉서(122)는 선택 신호(Y1)가 로우 레벨이면 비교부(54)의 익스클루시브-오아(XOR) 게이트(137)로부터의 출력 신호를, 그리고 하이 레벨이면 전원 전압(VDD)을 마스크 신호(MASK7)로 출력한다. 상기 멀티플렉서들(123, 1234)은 대응하는 선택 신호(Y2, Y3)가 로우 레벨이면 비교부(54)의 대응하는 앤드 게이트(146, 145)로부터의 출력 신호를, 그리고 하이 레벨이면 전원 전압(VDD)을 마스크 신호(MASK6, MASK5)로 출력한다.
비교부(54)의 익스클루시브-오아 게이트들(130-131)은 비트 쉬프터(20)로부터의 쉬프트된 디지털 데이터들(R0-R7)과 가산 카운터(62)로부터의 2진수들(Q0-Q7) 가운데 대응하는 비트들을 각각 받아들여 익스클루시브-오아 연산한다. 앤드 게이트들(140-146)은 상기 익스클루시브-오아 게이트들(130-137)의 출력이 모두 하이 레벨일 때 최종적으로 일치 신호(Match)를 출력한다. 단, 앤드 게이트들(144-146)의 일 입력단들은 대응하는 멀티플렉서(122-124)의 출력 신호를 입력 신호로 받아들인다. 예컨대, 변환될 디지털 데이터(DDATA)가 8-비트이고 변환 해상도가 7-비트이면, 마스크 신호(MASK7)는 하이 레벨로 되고, 마스크 신호들(MASK6, MASK5)은 대응하는 익스클루시브-오아 게이트(136, 135)의 출력이 된다. 이는 비트 쉬프터(20)에서 오른쪽 쉬프트를 수행한 후 최상위 비트에 '1'을 삽입하는 것과 동일한 효과를 갖는다.
이 실시예에서는, 변환될 디지털 데이터를 8-비트로 하여 설명하였으나 본발명은 변환될 디지털 데이터의 비트 폭을 다양하게 변경할 수 있음이 잘 이해될 것이다. 본 발명에서 디지털-아날로그 변환 해상도는 해상도 선택 신호에 의해 결정되며, 이 분야에 대한 기술을 습득한 자라면 최소한의 변경을 통해 변환 해상도의 선택 폭을 넓힐 수 있을 것이다.
이상과 같은 본 발명에 의하면, 필요에 따라 디지털-아날로그 변환 해상도를 변경할 수 있다. 따라서, 변환 정밀도보다 시스템의 전류 소모 억제가 중요시되는 경우 변환 해상도를 낮추어 사용하면 시스템의 전류 소모를 현저히 낮출 수 있다.

Claims (8)

  1. 펄스 폭 변조를 이용한 디지털-아날로그 변환기에 있어서:
    기입 제어 신호에 응답해서 N-비트 디지털 데이터를 저장하는 레지스터와;
    해상도 선택 신호에 응답해서, 상기 N-비트 디지털 데이터를 K 번 쉬프트시키는 쉬프터와;
    외부로부터 제공되는 시스템 클럭 신호를 분주해서, 상기 해상도 선택 신호에 대응하는 주파수의 샘플링 클럭 신호를 출력하는 샘플링 클럭 발생기와;
    상기 샘플링 클럭 신호를 카운트해서 N-비트 이진수를 발생하고, 상기 N-비트 이진수의 각 비트들에 대응하는 캐리 신호들 가운데 상기 해상도 선택 신호에 대응하는 캐리 신호를 출력하는 카운터 회로와;
    상기 쉬프터로부터 출력되는 쉬프트된 디지털 데이터와 상기 카운터로부터 출력되는 N-비트 이진수를 비교하고, 그들이 일치할 때 일치 신호를 출력하는 비교기; 그리고
    상기 카운터 회로로부터 출력되는 카운트 신호와 상기 일치 신호에 응답해서 펄스 폭이 변조된 아날로그 신호를 출력하되, 상기 쉬프터에서 버려지는 K-비트 데이터를 보상해서 상기 아날로그 신호를 출력하는 보상 출력 회로를 포함하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 보상 출력 회로는,
    상기 카운터 회로로부터 출력되는 캐리 신호를 카운트하고, 카운트 값이 상기 해상도 선택 신호에 대응하는 값에 도달할 때 상기 기입 제어 신호를 출력한 후 리셋되는 프레임 카운터와;
    상기 프레임 카운터로부터의 카운트 값에 응답해서, 상기 쉬프터의 버려지는 K-비트 데이터에 대응하는 보상 신호를 출력하는 보상 회로와;
    상기 비교기로부터 출력되는 일치 신호를 받아들이고, 그것을 소정 시간 지연시켜 지연 신호를 출력하는 지연 회로와;
    상기 보상 신호에 응답해서, 상기 비교기로부터 출력되는 일치 신호와 상기 지연 회로로부터 출력되는 지연 신호 가운데 하나를 출력하는 지연 선택기; 그리고
    상기 카운터 회로로부터 출력되는 캐리 신호가 활성화될 때부터 상기 선택기로부터 출력되는 신호가 비활성화될 때까지의 펄스 폭을 갖는 아날로그 신호를 출력하는 래치 회로를 포함하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  3. 제 1 항에 있어서,
    상기 샘플링 클럭 발생기는,
    상기 시스템 클럭 신호를 분주해서 서로 다른 주파수를 갖는 M 개의 클럭 신호들을 출력하는 이진 카운터; 그리고
    상기 해상도 선택 신호에 응답해서, 상기 분주기로부터 출력되는 클럭 신호들 가운데 하나를 상기 샘플링 클럭 신호로 출력하는 선택기를 더 포함하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 카운터 회로는,
    상기 샘플링 클럭 신호를 카운트해서 N-비트 이진수와 상기 N-비트 이진수의 각 비트들에 대응하는 캐리 신호들을 발생하는 이진 카운터와;
    상기 캐리 신호들 가운데 상기 해상도 선택 신호에 대응하는 캐리 신호를 출력하는 캐리 선택기를 포함하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  5. 제 1 항에 있어서,
    상기 비교기는,
    상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수의 대응하는 비트들을 받아들이고, 그들이 일치하는 경우 비트 일치 신호를 각각 출력하는 N 개의 제 1 논리 회로들과;
    상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수 가운데 상위 K-비트들은 무조건 일치함을 나타내는 마스킹 신호를 출력하는 마스킹 신호 출력 회로; 그리고
    상기 마스킹 신호와 상기 제 1 논리 회로들로부터 출력되는 비트 일치 신호들을 받아들이고, 상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수 가운데 상위 K-비트들을 제외한 나머지 비트들이 모두 일치함을 나타낼 때 상기 일치 신호를 출력하는 제 2 논리 회로를 포함하되;
    상기 K는 상기 쉬프터의 쉬프트 동작 횟수에 대응하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  6. 제 5 항에 있어서,
    상기 제 1 논리 회로는,
    상기 쉬프터로부터 출력되는 쉬프트된 N-비트 디지털 데이터와 상기 카운터 회로로부터 출력되는 N-비트 이진수의 대응하는 비트들을 받아들이는 익스클루시브-노아 게이트로 구성되는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  7. 제 1 항에 있어서,
    상기 지연 회로는,
    상기 비교기로부터 출력되는 일치 신호를 소정 시간 지연시키는 지연기; 및
    상기 비교기로부터 출력되는 일치 신호와 상기 지연기로부터 출력되는 신호를 오아 연산하여 상기 지연 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
  8. 제 1 항에 있어서,
    상기 쉬프터는 오른쪽 쉬프터인 것을 특징으로 하는 변환 해상도를 조절할 수 있는 펄스폭 변조형 디지털-아날로그 변환기.
KR1020010005714A 2001-02-06 2001-02-06 변환 해상도를 조절할 수 있는 펄스 폭 변조형디지털-아날로그 변환기 KR20020065279A (ko)

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