KR20020058484A - Semidonductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce total size of a device and to improve integration degree by dividing a memory part and a logic part. CONSTITUTION: The semiconductor device comprises a first semiconductor substrate(30) of a logic part and a second semiconductor substrate(40) of a memory part. The first semiconductor substrate(30) of the logic part further includes a bonding pad(A) and a first contact pad(B). The second semiconductor substrate(40) of the memory part further includes a second contact pad(47a) electrically connected to the first contact pad(B). Also, The size of the second semiconductor substrate(40) is relatively small compared to the size of the first semiconductor substrate(30).

Description

반도체 소자 및 그의 제조 방법{SEMIDONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMIDONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 메모리 부분(Memory part)과 로직 부분(Logic part)을 복합한 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor memory device including a memory part and a logic part, and a method of manufacturing the same.

일반적으로, 메모리(Memory) 소자와 로직(Logic) 소자는 하나의 반도체기판에 형성되며, 특히 메모리소자로서 플로팅게이트(Floating gate; FG), 선택게이트 (Selective gate; SG) 및 제어게이트(Control gate; CG)인 프로그램게이트(Program gate)의 적층게이트(Stack gate) 구조로 이루어진 플래쉬 메모리셀(Flash memory cell)을 이용할 경우, 프로그램게이트용 도전층을 이용하여 로직소자의 게이트전극을 형성한다.In general, a memory device and a logic device are formed on one semiconductor substrate, and in particular, as a memory device, a floating gate (FG), a selective gate (SG), and a control gate (Control gate) are formed. When using a flash memory cell having a stack gate structure of a program gate (CG), a gate electrode of a logic element is formed using a conductive layer for a program gate.

도 1은 종래기술에 따라 제조된 메모리/로직 복합 반도체소자를 개략적으로 도시한 도면으로서, 동일 반도체기판상에 플래쉬 메모리인 이이피롬(Electrically Erasible Programmable Read Only Memory; EEPROM)과 로직소자가 형성되며 이이피롬의 제조 방법을 이용하여 로직소자를 형성한다.1 is a schematic view of a memory / logic composite semiconductor device manufactured according to the prior art, in which a flash memory EEPROM and a logic device are formed on a same semiconductor substrate. A logic element is formed using a pyromium manufacturing method.

도 1에 도시된 바와 같이, 제 1 반도체기판(11)상에 메모리영역(X)과 로직영역(Y)을 격리시키기 위한 필드산화막(12)을 형성한 후, 상기 반도체기판(11)의 메모리영역(X)상에 플래쉬 메모리의 플로팅게이트(FG)를 위한 제 1 폴리실리콘, 프로그램게이트를 위한 제 2 폴리실리콘을 형성한 다음, 상기 제 1, 2 폴리실리콘을 선택적으로 식각하여 프로그램게이트(14)와 플로팅게이트(13)를 동시에 형성한다.As shown in FIG. 1, after forming the field oxide film 12 to isolate the memory region X and the logic region Y on the first semiconductor substrate 11, the memory of the semiconductor substrate 11 is formed. The first polysilicon for the floating gate FG of the flash memory and the second polysilicon for the program gate are formed on the region X, and then the first and second polysilicon are selectively etched to form the program gate 14. ) And the floating gate 13 are formed at the same time.

이 때, 로직영역(Y)상에 선택적으로 식각된 제 2 폴리실리콘을 잔류시켜 로직소자의 게이트전극(14a)으로 이용하고, 도면에 도시되지 않았지만 플로팅게이트 (13)와 프로그램게이트(14) 사이에는 산화막이 형성된다.At this time, the second polysilicon selectively etched on the logic region Y is left to be used as the gate electrode 14a of the logic element, and although not shown in the drawing, between the floating gate 13 and the program gate 14. An oxide film is formed.

프로그램게이트(14) 형성후, 제 1 반도체기판(11)의 전면에 불순물 이온주입을 실시하여 메모리 영역(X)의 소스/드레인(15a)과 로직 영역(Y)의 소스/드레인 (15b)을 형성한다.After the program gate 14 is formed, impurity ions are implanted into the entire surface of the first semiconductor substrate 11 to form the source / drain 15a of the memory region X and the source / drain 15b of the logic region Y. Form.

다음으로, 메모리 영역(X)과 로직영역(Y)을 포함한 제 1 반도체기판(11)의 전면에 제 1 층간절연막(16)을 형성한 후, 제 1 층간절연막(16)을 평탄화한다. 다음으로, 평탄화된 제 1 층간절연막(16)을 선택적으로 식각하여 각각 메모리 영역(X) 및 로직 영역(Y)의 소정 소스/드레인(15a, 15b)이 노출되는 금속배선용 콘택홀을 형성한다. 다음으로, 콘택홀을 통해 각 소오스/드레인(15a, 15b)에 접속되는 제 1 금속배선(17)을 형성한다.Next, after the first interlayer insulating film 16 is formed on the entire surface of the first semiconductor substrate 11 including the memory area X and the logic area Y, the first interlayer insulating film 16 is planarized. Next, the planarized first interlayer insulating layer 16 is selectively etched to form contact holes for metal wiring through which predetermined source / drain 15a and 15b of the memory region X and the logic region Y are exposed. Next, a first metal wiring 17 connected to each of the sources / drains 15a and 15b is formed through the contact hole.

계속해서, 제 1 금속배선(17)상에 제 2 층간절연막(18)을 형성한 후, 제 2 층간절연막(18)을 선택적으로 식각하여 제 1 금속배선(17)과 후속 제 2 금속배선을 접속시키기 위한 제 1 비아홀을 형성하고, 제 1 비아홀을 통해 제 1 금속배선(17)에 접속되는 제 2 금속배선(19)을 형성한 다음, 제 2 금속배선(19)을 포함한 전면에 제 3 층간절연막(20)을 형성한다.Subsequently, after the second interlayer insulating film 18 is formed on the first metal wiring 17, the second interlayer insulating film 18 is selectively etched to form the first metal wiring 17 and the subsequent second metal wiring. Forming a first via hole for connection, forming a second metal wiring 19 connected to the first metal wiring 17 through the first via hole, and then forming a third via on the front surface including the second metal wiring 19 An interlayer insulating film 20 is formed.

계속해서, 제 3 층간절연막(20)을 선택적으로 식각하여 제 2 금속배선(19)과 후속 제 3 금속배선을 접속시키기 위한 제 2 비아홀을 형성한 후, 제 2 비아홀을 통해 제 2 금속배선(19)에 접속되는 제 3 금속배선(21)을 형성한다.Subsequently, the third interlayer insulating film 20 is selectively etched to form a second via hole for connecting the second metal wiring 19 to the subsequent third metal wiring, and then the second metal wiring ( A third metal wiring 21 connected to 19 is formed.

계속해서, 제 3 금속배선(21)을 포함한 전면에 보호막(22)을 형성한 후, 보호막(22)을 선택적으로 식각하여 반도체 패키지를 위한 본딩패드 영역(23)을 노출시킨다.Subsequently, after the protective film 22 is formed on the entire surface including the third metal wiring 21, the protective film 22 is selectively etched to expose the bonding pad region 23 for the semiconductor package.

상술한 종래기술의 메모리/로직 복합 반도체소자의 제조 방법은 메모리 부분과 로직 부분이 동일 반도체기판상에 형성되므로 메모리 부분의 크기가 증가할 경우, 전체 소자의 크기도 동시에 증가함에 따라 고용량의 메모리가 탑재된 비디오콘트롤러(Video controller), SRAM(Static Random Access Memory), Flash EEPROM(Electrical Erasible Programmable Read Only Memory) 등이 탑재된 MCU(Micro Controller Unit)등 다양한 응용 제품을 개발하는데 문제가 있고, 메모리 제조 공정을 기반으로 적용하기 때문에 로직 부분을 구현하기 위한 로직 제조 기술을 사용하지 못하며, 이로 인해 고속 로직 컨트롤러 등 최적화시키기 위한 다양한 기술을 사용하는데 제한이 있다.In the above-described method of manufacturing a memory / logic composite semiconductor device, since the memory portion and the logic portion are formed on the same semiconductor substrate, when the size of the memory portion increases, the size of the entire element also increases as the size of the entire element increases. There is a problem in developing various applications such as a microcontroller unit (MCU) equipped with a built-in video controller, static random access memory (SRAM), and flash-electrically programmable programmable read-only memory (EEPROM). Because it is applied based on the process, it is impossible to use logic manufacturing techniques for implementing logic parts, which limits the use of various techniques for optimization such as a high speed logic controller.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 메모리 부분과 로직 부분을 각각 다른 반도체기판에 형성한 다음, 상하로 적층시켜 소자의 전체 크기를 감소시키고 각 부분을 최적화할 수 있는데 적합한 메모리/로직 복합 반도체소자의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and the memory portion and the logic portion are formed on different semiconductor substrates, and then stacked up and down to reduce the overall size of the device and to optimize each portion. It is an object of the present invention to provide a method for manufacturing a memory / logic composite semiconductor device.

도 1은 종래기술에 따라 제조된 메모리/로직 복합 반도체 소자를 도시한 소자 단면도,1 is a device cross-sectional view showing a memory / logic composite semiconductor device manufactured according to the prior art;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 메모리/로직 복합 반도체 소자의 제조 공정 단면도.2A through 2E are cross-sectional views illustrating a manufacturing process of a memory / logic composite semiconductor device according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 제 1 반도체기판상에 형성된 접합패턴을 도시한 도면,3 is a view illustrating a bonding pattern formed on a first semiconductor substrate according to an embodiment of the present invention;

도 4는 본 발명의 실시예에 따른 제 2 반도체기판상에 형성된 제 2 접합패드를 도시한 도면,4 illustrates a second bonding pad formed on a second semiconductor substrate according to an embodiment of the present invention;

도 5는 본 발명의 실시예에 따른 메모리/로직 복합 반도체 소자의 평면도.5 is a plan view of a memory / logic composite semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30 : 제 1 반도체 기판 39a : 접합패턴30: first semiconductor substrate 39a: bonding pattern

40 : 제 2 반도체 기판 47a : 제 2 접합패드40: second semiconductor substrate 47a: second bonding pad

50 : 와이어 본딩 301, 401 : 보호막50: wire bonding 301, 401: protective film

A : 본딩 패드 B : 제 1 접합패드A: bonding pad B: first bonding pad

C : 라인 패턴C: line pattern

상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 본딩패드와 제 1 접합패드를 포함하는 로직부분의 제 1 반도체 기판, 및 상기 제 1 접합패드에 전기적으로 접속된 제 2 접합패드를 포함하며 상기 제 1 반도체 기판보다 상대적으로 그 크기가 작은 메모리 부분의 제 2 반도체 기판을 포함하여 이루어짐을 특징으로 한다.A semiconductor device of the present invention for achieving the above object includes a first semiconductor substrate of a logic portion including a bonding pad and a first bonding pad, and a second bonding pad electrically connected to the first bonding pad. And a second semiconductor substrate of a memory portion relatively smaller in size than the first semiconductor substrate.

본 발명의 반도체 소자의 제조 방법은 로직부분의 공정이 완료된 제 1 반도체기판상에 제 1 다층 금속배선을 형성하는 단계, 상기 제 1 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 본딩패드와 제 1 접합패드를 형성하는 단계, 메모리부분의 공정이 완료된 제 2 반도체기판상에 제 2 다층 금속배선을 형성하는 단계, 상기 제 2 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 제 2 접합패드를 형성하는 단계, 상기 제 1 접합패드와 상기 제 2 접합패드를 접속시켜 상기 제 2 반도체 기판의 배면이 상부로 향하는 적층 반도체 기판을 형성하는 단계, 및 상기 본딩패드에 와이어 본딩하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, forming a first multi-layer metal wiring on a first semiconductor substrate on which a logic portion of the process is completed, selectively etching the uppermost metal wiring of the first multi-layer metal wiring to bond the pad and the first 1. A method of forming a bonding pad, forming a second multilayer metal wiring on a second semiconductor substrate on which a process of a memory part is completed, and selectively etching an uppermost metal wiring of the second multilayer metal wiring to form a second bonding pad. And forming a laminated semiconductor substrate having a rear surface of the second semiconductor substrate facing upward by connecting the first bonding pad and the second bonding pad to each other, and wire bonding the bonding pad to the bonding pad. It is characterized by.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 실시예에 따른 메모리/로직 복합 반도체소자의 제조 방법을 도시한 공정 단면도이고, 도 3은 제 1 반도체기판상에 형성된 접합패턴(39a)의 평면도이고, 도 4는 제 2 반도체기판상에 형성된 제 2 접합패드(47a)의 평면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a memory / logic composite semiconductor device according to an exemplary embodiment of the present invention, FIG. 3 is a plan view of a bonding pattern 39a formed on a first semiconductor substrate, and FIG. 4. Is a plan view of a second bonding pad 47a formed on a second semiconductor substrate.

도 2a에 도시된 바와 같이, 로직 소자를 형성하기 위한 제 1 반도체기판(30)상에 게이트산화막(31)을 형성한 후, 게이트산화막(31)상에 제 1 폴리실리콘을 증착한다. 다음으로, 제 1 폴리실리콘을 선택적으로 식각하여 다수의 게이트전극(32)을 형성한다. 여기서, 상기 다수의 게이트전극(32)은 셀영역, 주변영역상의 게이트전극을 포함한다.As shown in FIG. 2A, after the gate oxide film 31 is formed on the first semiconductor substrate 30 for forming the logic device, first polysilicon is deposited on the gate oxide film 31. Next, the first polysilicon is selectively etched to form a plurality of gate electrodes 32. The plurality of gate electrodes 32 may include gate electrodes on a cell region and a peripheral region.

다음으로, 게이트전극(32)을 마스크로 이용한 고농도 불순물 이온주입으로 상기 제 1 반도체기판(30)에 소스/드레인(33)을 형성한 후, 게이트전극(32)을 포함한 전면에 제 1 층간절연막(34)을 형성한다.Next, after the source / drain 33 is formed on the first semiconductor substrate 30 by the implantation of high concentration impurity ions using the gate electrode 32 as a mask, the first interlayer insulating film is formed on the entire surface including the gate electrode 32. 34 is formed.

다음으로, 제 1 층간절연막(34)을 선택적으로 식각하여 금속배선용 콘택홀을 형성하고, 콘택홀을 통해 소스/드레인(33)에 접속되는 제 1 금속배선(35)을 형성한다.Next, the first interlayer insulating film 34 is selectively etched to form a metal wiring contact hole, and a first metal wiring 35 connected to the source / drain 33 through the contact hole is formed.

다음으로, 제 1 금속배선(35)상에 제 2 층간절연막(36)을 형성한 후, 제 2 층간절연막(36)을 선택적으로 식각하여 제 1 금속배선(35)과 후속 제 2 금속배선을 접속시키기 위한 제 1 비아홀을 형성한다.Next, after forming the second interlayer insulating film 36 on the first metal wiring 35, the second interlayer insulating film 36 is selectively etched to form the first metal wiring 35 and the subsequent second metal wiring. A first via hole for connecting is formed.

다음으로, 제 1 비아홀을 통해 제 1 금속배선(35)과 접속되며 후속 로직소자를 구성하기 위한 제 2 금속배선(37)을 형성한 후, 제 2 금속배선(37)상에 제 3 층간절연막(38)을 형성하고, 제 3 층간절연막(38)을 선택적으로 식각하여 제 2 금속배선(37)과 후속 제 3 금속배선을 접속시키기 위한 제 2 비아홀을 형성한다. 다음으로, 제 2 비아홀을 통해 제 2 금속배선(37)과 접속되는 제 3 금속배선(39)을 형성한다.Next, after forming the second metal wiring 37 connected to the first metal wiring 35 through the first via hole and configuring a subsequent logic device, the third interlayer insulating film is formed on the second metal wiring 37. 38 is formed, and the third interlayer insulating film 38 is selectively etched to form a second via hole for connecting the second metal wiring 37 and the subsequent third metal wiring. Next, a third metal wire 39 is formed to be connected to the second metal wire 37 through the second via hole.

도 2b에 도시된 바와 같이, 제 3 금속배선(39)을 선택적으로 식각하여 로직 영역과 후속 메모리 영역을 형성하는 두 개의 반도체 기판을 접합시키기 위한 접합패턴(39a)을 형성한다.As shown in FIG. 2B, the third metal wiring 39 is selectively etched to form a bonding pattern 39a for joining two semiconductor substrates forming a logic region and a subsequent memory region.

이 때, 도 3을 참조하면, 접합패턴(39a)은 제 1 반도체기판(30)상에 형성된 제 3 금속배선(39)을 선택적으로 식각하여 정사각형 본딩패드(A)와 정사각형 두 반도체기판간의 금속배선이 접합되는 제 1 접합패드(B)를 형성하며, 본딩패드(A)와 제 1 접합패드(B)는 그 폭이 다른 라인패턴(C)으로 접속된다.In this case, referring to FIG. 3, the bonding pattern 39a selectively etches the third metal wiring 39 formed on the first semiconductor substrate 30 to form a metal between the square bonding pad A and the two semiconductor substrates. The first bonding pads B to which the wirings are bonded are formed, and the bonding pads A and the first bonding pads B are connected by line patterns C having different widths.

도 3에 도시된 바와 같이, 본딩패드(A)는 소자를 패키지하기 위한 와이어본딩(Wire bonding)될 부분으로서 그 정사각형의 크기는 50㎛∼90㎛이며, 제 1 접합패드(B)의 정사각형 크기는 10㎛∼30㎛이고, 본딩패드(A)와 제 1 접합패드(B)를 연결하는 라인패턴(C)은 100㎛∼300㎛의 길이를 갖고 그 너비는 5㎛∼20㎛이다.As shown in FIG. 3, the bonding pad A is a portion to be wire bonded to package the device, and the size of the square is 50 μm to 90 μm, and the size of the first bonding pad B is square. 10 micrometers-30 micrometers, the line pattern C which connects the bonding pad A and the 1st bonding pad B has a length of 100 micrometers-300 micrometers, and the width is 5 micrometers-20 micrometers.

다음으로, 본딩패드(A), 제 1 접합패드(B) 및 라인패턴(C)으로 이루어진 제 3 금속배선패턴(39a)을 포함한 전면에 제 3 금속배선패턴(39a)을 절연 및 보호하기 위한 보호막(301)을 증착한다.Next, to insulate and protect the third metal wiring pattern 39a on the front surface including the third metal wiring pattern 39a including the bonding pad A, the first bonding pad B, and the line pattern C. The protective film 301 is deposited.

보호막(301)을 선택적으로 식각하여 제 3 금속배선패턴(39a)의 본딩패드(A)및 제 1 접합패드(B)를 노출시킨다. 이 때, 제 3 금속배선패턴(39a)을 노출시킬 때, 보호막(301)의 오픈 부분은 제 3 금속배선패턴(39a)의 본딩패드(A), 제 1 접합패드(B) 및 라인패턴(C)의 크기보다 5㎛∼10㎛ 크게 형성된다.The protective layer 301 is selectively etched to expose the bonding pads A and the first bonding pads B of the third metal wiring pattern 39a. At this time, when the third metal wiring pattern 39a is exposed, the open portion of the protective film 301 may be bonded to the bonding pad A, the first bonding pad B, and the line pattern of the third metal wiring pattern 39a. 5 micrometers-10 micrometers larger than the size of C).

두 번째로, 메모리 소자의 제조 공정을 실시하는데, 도 2c에 도시된 바와 같이, 제 2 반도체기판(40)상에 통상의 기술과 동일한 방법을 이용하여 플로팅게이트 (41), 프로그램게이트(42)을 형성한다. 이 때, 플로팅게이트(41)와 제 2 반도체 기판(40) 사이 및 플로팅게이트(41)와 프로그램게이트(42) 사이에는 게이트산화막(도시 생략)이 형성된다.Secondly, a manufacturing process of the memory device is performed. As shown in FIG. 2C, the floating gate 41 and the program gate 42 are formed on the second semiconductor substrate 40 using the same method as a conventional technique. To form. At this time, a gate oxide film (not shown) is formed between the floating gate 41 and the second semiconductor substrate 40 and between the floating gate 41 and the program gate 42.

다음으로, 적층구조의 플로팅게이트(41) 하부의 제 2 반도체기판(40)에 소스/드레인(43)을 형성하고, 제 2 반도체 기판(40)의 전면에 제 1 층간절연막(44)을 형성한다.Next, the source / drain 43 is formed on the second semiconductor substrate 40 under the floating gate 41 of the stacked structure, and the first interlayer insulating layer 44 is formed on the entire surface of the second semiconductor substrate 40. do.

다음으로, 제 1 층간절연막(44)을 선택적으로 식각하여 소스/드레인(43)의 소정 부분이 노출되는 콘택홀을 형성하고, 콘택홀을 통해 소스/드레인(43)에 접속되는 제 1 금속배선(45)을 형성한다.Next, the first interlayer insulating layer 44 is selectively etched to form a contact hole through which a predetermined portion of the source / drain 43 is exposed, and the first metal wiring connected to the source / drain 43 through the contact hole. Form 45.

다음으로, 제 1 금속배선(45)상에 제 2 층간절연막(46)을 형성하고, 제 2 층간절연막(46)을 선택적으로 식각하여 제 1 금속배선(45)과 후속 제 2 금속배선을 접속시키기 위한 제 1 비아홀을 형성한다.Next, a second interlayer insulating film 46 is formed on the first metal wiring 45, and the second interlayer insulating film 46 is selectively etched to connect the first metal wiring 45 and the subsequent second metal wiring. A first via hole is formed to make.

다음으로, 제 1 비아홀을 통해 제 1 금속배선(45)에 접속되는 제 2 금속배선(47)을 형성한다.Next, a second metal wiring 47 connected to the first metal wiring 45 through the first via hole is formed.

도 2d에 도시된 바와 같이, 제 2 금속배선(47)을 선택적으로 식각하여 제 2반도체기판(40)의 접합을 위한 제 2 접합패드(47a)를 형성한다(도 4 참조).As shown in FIG. 2D, the second metal wire 47 is selectively etched to form a second bonding pad 47a for bonding the second semiconductor substrate 40 (see FIG. 4).

이 때, 제 2 접합패드(47a)는, 도 4에 도시된 바와 같이, 정사각형 형태로 형성되는데, 그 크기는 10㎛∼30㎛이다.At this time, the second bonding pad 47a is formed in a square shape, as shown in FIG. 4, and its size is 10 μm to 30 μm.

다음으로, 선택적으로 식각된 제 2 금속배선(48)을 절연 및 보호하기 보호막(401)을 형성한 후, 보호막(401)을 선택적으로 식각하여 제 2 접합패드(47a)를 노출시킨다. 이 때, 제 2 접합패드(47a)를 노출시키는 보호막(401)의 오픈 폭은 제 2 접합패드(47a)보다 더 크다.Next, after forming the protective film 401 to insulate and protect the selectively etched second metal wiring 48, the protective film 401 is selectively etched to expose the second bonding pad 47a. At this time, the open width of the protective film 401 exposing the second bonding pad 47a is larger than the second bonding pad 47a.

도 2e에 도시된 바와 같이, 제 1 반도체기판(30)과 제 2 반도체기판(40)을 그라인드(Grind) 장치를 사용하여 그 두께가 150㎛∼500㎛이 되도록 연마한 후, 제 1 반도체기판(30)상에 제 2 반도체기판(40)을 적층시켜 적층 반도체 기판을 형성하되, 제 2 반도체기판(40)의 배면이 상부를 향하도록 한다. 이 때, 제 2 반도체기판(40)은 제 1 반도체기판(30)보다 그 폭이 200㎛ 만큼 작고, 제 1 반도체기판(30)의 제 3 금속배선패턴(39a) 중 제 1 접합패드(B)와 제 2 반도체기판(40)의 제 2 접합패드(47a)가 접속된다.As shown in FIG. 2E, the first semiconductor substrate 30 and the second semiconductor substrate 40 are polished to have a thickness of 150 μm to 500 μm using a grind device, and then the first semiconductor substrate. The second semiconductor substrate 40 is stacked on the 30 to form a laminated semiconductor substrate, with the rear surface of the second semiconductor substrate 40 facing upward. In this case, the width of the second semiconductor substrate 40 is 200 μm smaller than that of the first semiconductor substrate 30, and the first bonding pad B of the third metal wiring patterns 39 a of the first semiconductor substrate 30 is smaller than that of the first semiconductor substrate 30. ) And the second bonding pad 47a of the second semiconductor substrate 40 are connected.

다음으로, 제 1 반도체기판(30)과 제 2 반도체기판(40)에 400℃∼500℃의 열공정을 실시하여 제 1 반도체기판(30)상의 제 3 금속배선(39)으로 형성한 제 1 접합패드(B)와 제 2 반도체 기판(40)의 제 2 금속배선(47)으로 형성한 제 2 접합패드(47a)를 전기적으로 연결시킨다.Next, a first process in which the first semiconductor substrate 30 and the second semiconductor substrate 40 are thermally processed at 400 ° C. to 500 ° C. to form the third metal wiring 39 on the first semiconductor substrate 30 is performed. The bonding pads B and the second bonding pads 47a formed of the second metal wires 47 of the second semiconductor substrate 40 are electrically connected to each other.

다음으로 반도체 소자를 패키지하기 위한 와이어 본딩(50)을 제 1 반도체기판(30)상의 제 3 금속배선(39)으로 형성한 본딩패드(A)에 실시한다.Next, a wire bonding 50 for packaging the semiconductor device is applied to the bonding pad A formed of the third metal wiring 39 on the first semiconductor substrate 30.

도 5는 본 발명의 실시예에 따른 메모리/로직 복합 반도체 소자의 평면도로서, 제 1 반도체기판(30)은 제 2 반도체 기판(40)보다 더 크고, 제 1 반도체기판(30)의 접합패턴(39a)의 제 1 접합패드(C)와 제 2 반도체기판(40)의 제 2 접합패드(47a)는 전기적으로 접속된다.5 is a plan view of a memory / logic composite semiconductor device according to an exemplary embodiment of the present invention, in which a first semiconductor substrate 30 is larger than a second semiconductor substrate 40 and a bonding pattern of the first semiconductor substrate 30. The first bonding pad C of 39a and the second bonding pad 47a of the second semiconductor substrate 40 are electrically connected.

상술한 본 발명의 실시예는 로직 소자에 포함된 임베디드(Embedded) DRAM, SRAM, 플레쉬메모리 뿐만 아니라, 반도체기판의 적층 기술을 이용한 고집적 메모리 소자의 제조 공정에 적용 가능하다.The embodiment of the present invention described above is applicable to a manufacturing process of a highly integrated memory device using not only embedded DRAM, SRAM, and flash memory included in a logic device, but also a stacking technology of a semiconductor substrate.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명의 메모리/로직 복합 반도체 소자의 제조 방법은 메모리소자와 로직소자를 분리하여 서로 다른 반도체기판에 형성한 후 상하로 적층하므로써 전체 소자의 크기를 감소시킬 수 있으며, 별도의 로직제조공정을 이용하여 로직소자를 형성하므로 고속의 로직소자와 고집적도의 메모리 소자를 제조할 수 있는 효과가 있다.As described above, in the method of manufacturing the memory / logic composite semiconductor device of the present invention, the memory device and the logic device are separated and formed on different semiconductor substrates, and then stacked up and down to reduce the size of the entire device. Since the logic device is formed using the manufacturing process, it is possible to manufacture a high speed logic device and a high density memory device.

Claims (13)

반도체 소자에 있어서,In a semiconductor device, 본딩패드와 제 1 접합패드를 포함하는 로직부분의 제 1 반도체 기판; 및A first semiconductor substrate in a logic portion including a bonding pad and a first bonding pad; And 상기 제 1 접합패드에 전기적으로 접속된 제 2 접합패드를 포함하며 상기 제 1 반도체 기판보다 상대적으로 그 크기가 작은 메모리 부분의 제 2 반도체 기판을 포함하여 이루어짐을 특징으로 하는 반도체 소자.And a second semiconductor substrate of a memory portion, the second bonding pad being electrically connected to the first bonding pad and having a smaller size than the first semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 본딩패드와 상기 제 1 접합패드는 그 크기가 서로 다른 정사각형 형태이며, 라인형 금속패턴에 의해 접속되어 도그본 형태를 갖는 것을 특징으로 하는 반도체 소자.And the bonding pads and the first bonding pads have a square shape having different sizes, and are connected by a line metal pattern to have a dogbone shape. 제 2 항에 있어서,The method of claim 2, 상기 본딩패드의 정사각형 크기는 50㎛∼90㎛인 것을 특징으로 하는 반도체 소자.The semiconductor device, characterized in that the square size of the bonding pad is 50㎛ ~ 90㎛. 제 2 항에 있어서,The method of claim 2, 상기 제 1 접합패드의 정사각형 크기는 10㎛∼30㎛인 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that the square size of the first bonding pad is 10㎛ ~ 30㎛. 제 2 항에 있어서,The method of claim 2, 라인형 금속패턴은 100㎛∼300㎛의 길이를 갖고 그 너비는 5㎛∼20㎛인 것을 특징으로 하는 반도체 소자.A line-shaped metal pattern has a length of 100 µm to 300 µm and a width of 5 µm to 20 µm. 제 1 항에 있어서,The method of claim 1, 상기 제 2 접합패드의 크기는 10㎛∼30㎛인 것을 특징으로 하는 반도체 소자.The size of the second bonding pad is a semiconductor device, characterized in that 10㎛ ~ 30㎛. 제 1 항에 있어서,The method of claim 1, 상기 제 1 반도체기판과 상기 제 2 반도체기판은 상기 제 2 반도체기판의 배면이 상부로 향하도록 적층되며, 총 적층두께는 150㎛∼500㎛인 것을 특징으로 하는 반도체 소자.And the first semiconductor substrate and the second semiconductor substrate are stacked with the rear surface of the second semiconductor substrate facing upwards, and the total thickness of the semiconductor substrate is 150 µm to 500 µm. 제 1 항에 있어서,The method of claim 1, 상기 제 2 반도체 기판은 상기 제 1 반도체 기판보다 상대적으로 작은 크기를 갖는 것을 특징으로 하는 반도체 소자.And the second semiconductor substrate has a size relatively smaller than that of the first semiconductor substrate. 반도체소자의 제조 방법에 있어서,In the manufacturing method of a semiconductor device, 로직부분의 공정이 완료된 제 1 반도체기판상에 제 1 다층 금속배선을 형성하는 단계;Forming a first multilayer metal wiring on the first semiconductor substrate on which the processing of the logic portion is completed; 상기 제 1 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 본딩패드와 제 1 접합패드를 형성하는 단계;Selectively etching an uppermost metal wiring of the first multilayer metal wiring to form a bonding pad and a first bonding pad; 메모리부분의 공정이 완료된 제 2 반도체기판상에 제 2 다층 금속배선을 형성하는 단계;Forming a second multilayer metal wiring on the second semiconductor substrate on which the processing of the memory portion is completed; 상기 제 2 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 제 2 접합패드를 형성하는 단계;Selectively etching an uppermost metal wiring of the second multilayer metal wiring to form a second bonding pad; 상기 제 1 접합패드와 상기 제 2 접합패드를 접속시켜 상기 제 2 반도체 기판의 배면이 상부로 향하는 적층 반도체 기판을 형성하는 단계; 및Connecting the first bonding pad and the second bonding pad to form a stacked semiconductor substrate having a rear surface of the second semiconductor substrate facing upward; And 상기 본딩패드에 와이어 본딩하는 단계Wire bonding to the bonding pads 를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising the. 제 9 항에 있어서,The method of claim 9, 상기 제 1 접합패드와 상기 제 2 접합패드를 접속시키는 단계는,The step of connecting the first bonding pad and the second bonding pad, 400℃∼500℃의 열공정을 실시하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.A method for manufacturing a semiconductor device, comprising performing a thermal step of 400 ° C to 500 ° C. 제 9 항에 있어서,The method of claim 9, 상기 본딩패드와 제 1 접합패드를 형성하는 단계는,Forming the bonding pad and the first bonding pad, 상기 제 1 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 금속배선패턴을 형성하는 단계;Selectively etching an uppermost metal wiring of the first multilayer metal wiring to form a metal wiring pattern; 상기 금속배선패턴상에 보호막을 형성하는 단계; 및Forming a protective film on the metallization pattern; And 상기 보호막을 선택적으로 식각하여 상기 금속배선패턴의 상기 본딩패드와 제 1 접합패드를 노출시키는 단계Selectively etching the passivation layer to expose the bonding pads and the first bonding pads of the metallization pattern; 를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising the. 제 9 항에 있어서,The method of claim 9, 상기 본딩패드와 제 1 접합패드는 정사각형 형태로 형성되되, 상기 본딩패드와 상기 제 1 접합패드는 라인형 금속패턴에 의해 접속되는 도그본 형태로 형성되것을 특징으로 하는 반도체 소자의 제조 방법.And the bonding pads and the first bonding pads are formed in a square shape, and the bonding pads and the first bonding pads are formed in a dogbone shape connected by a line metal pattern. 제 9 항에 있어서,The method of claim 9, 상기 제 2 접합패드를 형성하는 단계는,Forming the second bonding pad, 상기 제 2 다층 금속배선 중 최상층 금속배선을 선택적으로 식각하여 금속배선패턴을 형성하는 단계;Selectively etching an uppermost metal wiring of the second multilayer metal wiring to form a metal wiring pattern; 상기 금속배선패턴상에 보호막을 형성하는 단계; 및Forming a protective film on the metallization pattern; And 상기 보호막을 선택적으로 식각하여 상기 금속배선패턴의 상기 제 1 접합패드를 노출시키는 단계Selectively etching the passivation layer to expose the first bonding pads of the metallization pattern; 를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising the.
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