KR20020056354A - Method of and circuit for converting digital data to analog signals - Google Patents
Method of and circuit for converting digital data to analog signals Download PDFInfo
- Publication number
- KR20020056354A KR20020056354A KR1020000085684A KR20000085684A KR20020056354A KR 20020056354 A KR20020056354 A KR 20020056354A KR 1020000085684 A KR1020000085684 A KR 1020000085684A KR 20000085684 A KR20000085684 A KR 20000085684A KR 20020056354 A KR20020056354 A KR 20020056354A
- Authority
- KR
- South Korea
- Prior art keywords
- sample
- voltage
- hold circuit
- switch
- hold
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
본 발명은 디지털-아날로그 변환기에 관한 것으로, 더욱 상세하게는 입력비트의 증가에도 전체 회로 면적이 크게 증가하지 않아 저비용으로 구현할 수 있는 소면적 디지털-아날로그 변환기 및 변환방법에 관한 것이다.The present invention relates to a digital-to-analog converter, and more particularly, to a small-area digital-to-analog converter and a conversion method that can be implemented at low cost since the total circuit area does not increase greatly even with an increase in input bits.
일반적으로, 널리 사용되고 있는 디지털-아날로그 변환기(DAC)에는 저항열을 사용하는 방식과 커패시터를 사용하는 방식, 그리고 전류 셀을 사용하는 방식 등이 있다.In general, digital-to-analog converters (DACs) that are widely used include a method of using a resistor string, a capacitor, and a current cell.
그런데 이와 같은 종래의 방식들은 입력신호의 비트 수가 증가함에 따라 전체 회로의 면적이 크게 증가하는 문제점이 있다. 예를 들면, 저항열을 사용하는 방식의 경우 입력신호의 비트 수가 6비트에서 8비트로 2비트 증가하게 되면, 디지털-아날로그 변환에 필요한 저항의 개수는 26=64개에서 28=256개로 대폭적으로 증가하게 되고 필요한 스위치의 개수는 26×6=384개에서 28×8=2048개로 증가하게 된다. 이처럼 2비트의 입력신호 증가로 인해 디지털-아날로그 변환기 전체 면적이 대략 4배 정도로 증가하게 된다. 이러한 면적의 증가는 다른 방식의 디지털-아날로그 변환기에서도 동일하게 발생한다. 그리고 반도체 제작시 면적의 증가는 비용의 증가를 의미하므로 저비용 디지털-아날로그 변환기를 설계하기 위해서는 입력신호비트의 증가에도 전체 회로면적이 크게 증가하지 않는 새로운 구조의 디지털-아날로그 변환기가 필요하다.However, these conventional methods have a problem in that the area of the entire circuit increases greatly as the number of bits of the input signal increases. For example, in the case of using a resistor string, when the number of bits of the input signal increases by 2 bits from 6 bits to 8 bits, the number of resistors required for the digital-to-analog conversion is drastically increased from 2 6 = 64 to 2 8 = 256. The number of switches required increases from 2 6 × 6 = 384 to 2 8 × 8 = 2048. This two-bit input signal increases the total area of the digital-to-analog converter by approximately four times. This increase in area occurs equally with other digital-to-analog converters. In addition, the increase of the area in semiconductor manufacturing means an increase in cost, and therefore, to design a low-cost digital-to-analog converter, a digital-to-analog converter having a new structure that does not significantly increase the overall circuit area even with an increase in input signal bits is required.
본 발명은 상기와 같은 필요성을 충족시키기 위하여 제안된 것으로, 입력비트 수가 증가하더라도 면적이 크게 증가하지 않는 소면적 디지털-아날로그 변환기 및 변환방법을 제공하는데 그 목적이 있다.The present invention has been proposed to meet the above necessity, and an object thereof is to provide a small-area digital-to-analog converter and a conversion method in which the area does not increase greatly even if the number of input bits is increased.
도 1은 본 발명에 따른 디지털-아날로그 변환기를 도시한 블럭도,1 is a block diagram illustrating a digital-to-analog converter according to the present invention;
도 2는 본 발명에 따른 디지털-아날로그 변환시 제어절차를 도시한 흐름도,2 is a flowchart illustrating a control procedure in digital-to-analog conversion according to the present invention;
도 3은 본 발명에 따른 디지털-아날로그 변환기의 제어신호 및 입출력 전압 파형의 예이다.3 is an example of a control signal and an input / output voltage waveform of a digital-analog converter according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
101~103: 샘플앤홀드회로110: 제어부101 to 103: sample and hold circuit 110: control unit
SW1~SW3: 스위치C1,C2: 커패시터SW1 ~ SW3: Switch C1, C2: Capacitor
VH: 하이 기준전압VL: 로우 기준전압VH: high reference voltage VL: low reference voltage
Vsh1~Vsh3: 샘플앤홀드 제어신호Vsw1~Vsw3: 스위치 제어신호Vsh1 to Vsh3: Sample and hold control signal Vsw1 to Vsw3: Switch control signal
상기와 같은 목적을 달성하기 위하여 본 발명의 디지털-아날로그 변환기는, 제 1 스위치; 상기 제 1 스위치의 스위칭에 따라 하이 기준전압을 입력받거나 분배전압을 입력받아 샘플앤 홀드하는 제1 샘플앤홀드회로; 제 3 스위치; 상기 제 3 스위치의 스위칭에 따라 로우 기준전압을 입력받거나 분배전압을 입력받아 샘플앤 홀드하는 제3 샘플앤홀드회로; 상기 제1 샘플앤홀드회로의 출력전압과 상기 제3 샘플앤홀드회로의 출력전압을 분배하여 분배전압을 생성하는 직렬 연결된 복수개의 커패시터; 상기 커패시터의 분배전압을 샘플앤홀드하는 제2 샘플앤홀드회로; 제어신호에 따라 상기 제2 샘플앤홀드회로의 분배전압을 상기 제1 샘플앤홀드회로나 상기 제3 샘플앤홀드회로로 인가하는 제2 스위치; 및 초기화과정에서 상기 제1스위치를 하이 기준전압으로 연결하고, 상기 제3스위치를 로우 기준전압으로 연결한 후 상기 제1 샘플앤홀드회로와 상기 제3 샘플앤홀드회로를 동작시키도록 제어하고, 변환과정에서 상기 제2 샘플앤홀드회로를 동작시켜 상기 분배전압을 샘플앤홀드하며 입력데이터를 판단하여 0이면 상기 분배전압을 상기 제1 샘플앤홀드회로로 인가하도록 상기 제2 스위치 및 제1 스위치를 제어하고, 입력데이터가 1이면 상기 분배전압을 제3 샘플앤홀드회로에 인가하도록 상기 제2스위치 및 제3스위치를 제어하는 제어수단을 포함하는 것을 특징으로 한다.In order to achieve the above object, the digital-to-analog converter of the present invention comprises: a first switch; A first sample and hold circuit configured to receive a high reference voltage or a sample and hold according to a switching of the first switch; A third switch; A third sample and hold circuit configured to receive a low reference voltage or a sample voltage and hold the sample voltage according to the switching of the third switch; A plurality of capacitors connected in series to divide the output voltage of the first sample and hold circuit and the output voltage of the third sample and hold circuit to generate a distribution voltage; A second sample and hold circuit for sample and hold the divided voltage of the capacitor; A second switch configured to apply a distribution voltage of the second sample and hold circuit to the first sample and hold circuit or the third sample and hold circuit according to a control signal; And controlling the first sample and hold circuit and the third sample and hold circuit to operate after connecting the first switch to a high reference voltage and connecting the third switch to a low reference voltage in an initialization process. The second switch and the first switch to operate the second sample and hold circuit to sample and hold the divided voltage and to determine input data and to apply the divided voltage to the first sample and hold circuit if 0. And control means for controlling the second switch and the third switch to apply the divided voltage to the third sample and hold circuit when the input data is 1.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명의 디지털-아날로그 변환방법은, 하이 기준전압과 로우 기준전압을 샘플앤홀드하는 제1 단계; 상기 샘플앤홀드된 전압을 분배하여 분배전압을 생성하는 제2 단계; 입력비트를 판단하여 하이비트이면 상기 분배전압이 샘플앤홀드된 새 전압과 상기 홀드된 하이 기준전압을 다시 분배하여 상승된 새 분배전압을 생성하는 제3 단계; 입력비트를 판단하여 로우비트이면 상기 분배전압이 샘플앤홀드된 새 전압과 상기 홀드된 로우 기준전압을 다시 분배하여 하강된 새 분배전압을 생성하는 제4 단계; 입력비트에 따라 상기 제3 단계와 제4 단계를 반복하여 입력비트에 대응한 아날로그 전압을 출력하는 제5 단계를 포함하는 것을 특징으로 한다.In addition, the digital-to-analog conversion method of the present invention to achieve the above object, the first step of sample and hold the high reference voltage and the low reference voltage; Generating a divided voltage by distributing the sampled and held voltages; A third step of determining an input bit to generate a new divided voltage which is increased by re-dividing the new voltage sampled and held and the held high reference voltage when the input voltage is a high bit; A fourth step of determining an input bit and distributing the new voltage sampled and held and the held low reference voltage again to generate a new divided voltage when the input bit is a low bit; And a fifth step of outputting an analog voltage corresponding to the input bit by repeating the third and fourth steps according to the input bit.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 디지털 아날로그 변환기를 도시한 블럭도로서, 본 발명의 디지털-아날로그 변환기는 3개의 샘플앤홀드회로(101~104)와 2개의 동일한 용량의 커패시터(C1,C2), 스위치들(SW1~SW3)과 전체 동작을 제어하는 제어부(110)로 구성되어 있다. 도 1에서 'VH'와 'VL'은 외부에서 인가되는 2개의 기준전압을 나타낸다. 샘플앤홀드회로(101~103)는 외부에서 인가되는 기준전압(VH, VL)과 2개의 커패시터(C1,C2)에 의한 전압분배로 생성되는 전압을 유지하기 위해서 사용된다. Vsh1~Vsh3은 제어부(110)가 샘플앤홀드회로(101~103)의 동작을 제어하기 위한 모드제어신호이다. 본 발명의 실시예에서 Vsh1~Vsh3이 하이인 동안 샘플앤홀드회로(101~103)는 샘플모드이고, Vsh1~Vsh3이 로우인 동안 샘플앤홀드회로(101~103)는 홀드모드이다.1 is a block diagram illustrating a digital-to-analog converter according to the present invention, wherein the digital-to-analog converter of the present invention includes three sample-and-hold circuits 101 to 104, two equal-capacitance capacitors C1 and C2, and a switch. Fields SW1 to SW3 and a control unit 110 for controlling the overall operation. In FIG. 1, 'VH' and 'VL' represent two reference voltages applied from the outside. The sample and hold circuits 101 to 103 are used to maintain the voltage generated by voltage division by the reference voltages VH and VL and two capacitors C1 and C2 applied from the outside. Vsh1 to Vsh3 are mode control signals for the controller 110 to control the operations of the sample and hold circuits 101 to 103. In the embodiment of the present invention, the sample and hold circuits 101 to 103 are in sample mode while Vsh1 to Vsh3 are high, and the sample and hold circuits 101 to 103 are in hold mode while Vsh1 to Vsh3 are low.
도 1을 참조하면, 제1 스위치(SW1)는 제1 스위치 제어신호(Vsw1)에 따라 제1 샘플앤홀드회로(101)로 입력되는 신호를 선택하고, 제1 샘플앤홀드회로(101)는 제1 샘플앤홀드 제어신호(Vsh1)에 따라 샘플모드에서 입력신호를 샘플링한 후 홀드모드에서 샘플링된 신호레벨을 계속 유지한다. 이 때 제1 스위치(SW1)는 동작초기(초기화과정)에 하이 기준전압(VH)을 선택하고, 이후 변환과정에서는 제2 스위치(SW2)로부터 전달되는 분배전압을 선택한다.Referring to FIG. 1, the first switch SW1 selects a signal input to the first sample and hold circuit 101 according to the first switch control signal Vsw1, and the first sample and hold circuit 101 After sampling the input signal in the sample mode according to the first sample and hold control signal Vsh1, the sampled signal level is maintained in the hold mode. At this time, the first switch SW1 selects the high reference voltage VH at the initial operation (initialization process), and then selects the divided voltage transferred from the second switch SW2 in the conversion process.
제3 스위치(SW3)는 제3 스위치 제어신호(Vsw3)에 따라 제3 샘플앤홀드회로 (103)로 입력되는 신호를 선택하고, 제3 샘플앤홀드회로(103)는 제3 샘플앤홀드 제어신호(Vsh3)에 따라 샘플모드에서 입력신호를 샘플링한 후 홀드모드에서 샘플링된 신호레벨을 계속 유지한다. 이 때 제3 스위치(SW3)는 동작초기(초기화과정)에 로우 기준전압(VL)을 선택하고, 이후 변환과정에서는 제2 스위치(SW2)로부터 전달되는 분배전압을 선택한다.The third switch SW3 selects a signal input to the third sample and hold circuit 103 according to the third switch control signal Vsw3, and the third sample and hold circuit 103 controls the third sample and hold control. After sampling the input signal in the sample mode according to the signal Vsh3, the sampled signal level is maintained in the hold mode. At this time, the third switch SW3 selects the low reference voltage VL during the initial operation (initialization process), and then selects the divided voltage transferred from the second switch SW2 in the subsequent conversion process.
제1 커패시티(C1)와 제2 커패시터(C2)는 서로 직렬 연결되어 각각 인가된 전압을 분배한다. 본 발명의 실시예에서 제1 커패시터(C1)의 용량과 제2커패시터(C2)의 용량은 동일하므로 인가전압의 합을 1/2로 분배된다.The first capacitance C1 and the second capacitor C2 are connected in series to each other to distribute the applied voltage. In the exemplary embodiment of the present invention, since the capacitance of the first capacitor C1 and the capacitance of the second capacitor C2 are the same, the sum of the applied voltages is divided by 1/2.
제2 샘플앤홀드회로(102)는 제1 커패시터(C1)와 제2 커패시터(C2)에 의해 분배된 전압(Vout2)을 제2 샘플앤홀드 제어신호(Vsh2)에 따라 샘플엔홀드하고, 제2 스위치(SW2)는 제2 스위치 제어신호(Vsw2)에 따라 디지털 입력 데이터가 '0'이면 제2 샘플앤홀드회로의 출력(Vout)을 제1 스위치(SW1)를 통해 제1 샘플앤홀드회로(101)로 인가하고, 디지털 입력 데이터가 '1'이면 제2 샘플앤홀드회로(Vout2)의 출력을 제3 스위치(SW3)를 통해 제3 샘플앤홀드회로(103)로 인가한다.The second sample and hold circuit 102 samples and holds the voltage Vout2 distributed by the first capacitor C1 and the second capacitor C2 according to the second sample and hold control signal Vsh2. When the digital input data is '0' according to the second switch control signal Vsw2, the second switch SW2 switches the output Vout of the second sample and hold circuit through the first switch SW1 to the first sample and hold circuit. If the digital input data is '1', the output of the second sample and hold circuit Vout2 is applied to the third sample and hold circuit 103 through the third switch SW3.
제어부(110)는 제1 내지 제3 샘플앤홀드 제어신호(Vsh1~Vsh3)를 발생하여 해당 샘플앤홀드회로(101~103)의 동작모드를 제어하고, 제 1 내지 제 3 스위치 제어신호(Vsw1~Vsw3)를 발생하여 해당 스위치(Sw1~SW3)를 제어한다. 특히, 디지털 입력 데이터를 판단하여 '0'이면 제2 스위치(SW2)를 제1 샘플앤홀드회로(101)로 연결하고, '1'이면 제2 스위치(SW2)를 제3 샘플앤홀드회로(103)로 연결하며, 최하위비트가 '1'이면 제2 샘플앤홀드회로의 출력(Vout)을 최종 아날로그값으로서 출력하도록 하고 '0'이면 제3 샘플앤홀드회로의 출력(Vout3)을 최종 아날로그값으로서 출력하도록 한다.The controller 110 generates the first to third sample and hold control signals Vsh1 to Vsh3 to control the operation modes of the corresponding sample and hold circuits 101 to 103, and the first to third switch control signals Vsw1. Generates ~ Vsw3) to control the corresponding switches Sw1 to SW3. In particular, when the digital input data is determined, if the value is '0', the second switch SW2 is connected to the first sample and hold circuit 101, and if the value is '1', the second switch SW2 is connected to the third sample and hold circuit ( 103), if the least significant bit is '1', the output Vout of the second sample and hold circuit is output as the final analog value, and if it is '0', the output Vout3 of the third sample and hold circuit is the final analog value. Output as a value.
이어서, 상기와 같이 구성되는 본 발명에 따른 디지털-아날로그 변환기의 동작을 도 2를 참조하여 설명한다.Next, the operation of the digital-analog converter according to the present invention configured as described above will be described with reference to FIG.
먼저, 제1 스위치(SW1)를 하이 기준전압(VH)으로 연결하고 제3 스위치(SW3)를 로우 기준전압(VL)으로 연결한 후 샘플앤홀드 제어신호(Vsh1,Vsh3)를 하이로 하여 제1 샘플앤홀드회로(101)와 제3 샘플앤홀드회로(103)가 외부에서 인가되는 기준전압 VH와 VL을 샘플링하게 하고, 이어 샘플앤홀드 제어신호(Vsh1,Vsh3)를 로우로 하여 샘플링된 값을 홀딩하게 한다. 따라서 제1 샘플앤홀드회로(101)의 출력(Vout1)값은 VH이고, 제3 샘플앤홀드회로(103)의 출력(Vout3)값은 VL이 된다(S1).First, the first switch SW1 is connected to the high reference voltage VH, and the third switch SW3 is connected to the low reference voltage VL, and then the sample and hold control signals Vsh1 and Vsh3 are made high. The sample and hold circuit 101 and the third sample and hold circuit 103 sample the reference voltages VH and VL applied from the outside, and then sample and hold the sample and hold control signals Vsh1 and Vsh3 low. Allows you to hold a value. Therefore, the value of the output Vout1 of the first sample and hold circuit 101 is VH, and the value of the output Vout3 of the third sample and hold circuit 103 is VL (S1).
제1 스위치(SW1)와 제3 스위치(Sw3)를 제어하여 제2 스위치(SW2)측으로 연결되게 한다(S2).The first switch SW1 and the third switch Sw3 are controlled to be connected to the second switch SW2 (S2).
이어 제1 커패시터(C1)와 제2 커패시터(C2)에 의해 분배전압이 생성되어 제2 샘플앤홀드회로(102)에 인가된다. 즉, 분배전압(Vout2)의 값은 커패시터에 의한 전압분배로 인해 Vout1과 Vout3의 중간값인 '(VH+VL)/2'가 된다(S3).Subsequently, a divided voltage is generated by the first capacitor C1 and the second capacitor C2 and is applied to the second sample and hold circuit 102. That is, the value of the distribution voltage Vout2 becomes '(VH + VL) / 2', which is an intermediate value between Vout1 and Vout3 due to the voltage distribution by the capacitor (S3).
이 분배전압(Vout2)은 제2 샘플앤홀드 제어신호(Vsh2)에 따라 샘플모드에서 제2 샘플앤홀드회로(102)에 의해 샘플링되고 홀드모드에서 샘플링된 분배전압은 제2 샘플앤홀드회로(102)에 의해 저장된다(S4).The divided voltage Vout2 is sampled by the second sample-and-hold circuit 102 in the sample mode according to the second sample-and-hold control signal Vsh2, and the divided voltage sampled in the hold mode is the second sample-and-hold circuit. 102 is stored (S4).
이어 제어부(110)는 입력 디지털 데이터를 판단하여 다음 입력 데이터가 1이면, 제2 스위치(SW2)를 제3 샘플앤홀드회로(103)측으로 연결하고, 이에 따라 제2 샘플앤홀드회로의 출력전압(Vout)은 제3 스위치(SW3)를 거쳐 제3 샘플앤홀드회로(103)로 입력된다(S5~S7). 만일, 다음 입력 데이터가 0이면, 제2 스위치(SW2)를 제1 샘플앤홀드회로(101)측으로 연결하고, 이에 따라 제2 샘플앤홀드회로의 출력전압(Vout)은 제1 스위치(SW1)를 거쳐 제1 샘플앤홀드회로(101)로 입력된다(S8).Subsequently, the controller 110 determines the input digital data, and if the next input data is 1, connects the second switch SW2 to the third sample-and-hold circuit 103 and accordingly output voltage of the second sample-and-hold circuit. Vout is input to the third sample-and-hold circuit 103 via the third switch SW3 (S5 to S7). If the next input data is 0, the second switch SW2 is connected to the first sample and hold circuit 101, so that the output voltage Vout of the second sample and hold circuit is the first switch SW1. Input to the first sample and hold circuit 101 via (S8).
이렇게 입력신호에 따라 인가된 전압을 제1 샘플앤홀드회로(101)나 제3 샘플앤홀드회로(103)로 다시 샘플링하고 홀딩하면 새 분배전압(Vout2)은 Vout1과 Vout3의 중간전압이 되고, 다시 제2 샘플앤홀드회로(102)에 의해 심플앤홀드되어 Vout 전압은 Vout1과 Vout3의 중간전압(=Vout2)이 된다(S9).When the voltage applied according to the input signal is sampled and held again by the first sample and hold circuit 101 or the third sample and hold circuit 103, the new distribution voltage Vout2 becomes an intermediate voltage between Vout1 and Vout3. The second sample-and-hold circuit 102 is simple and held again, and the Vout voltage becomes an intermediate voltage (= Vout2) between Vout1 and Vout3 (S9).
이러한 동작은 입력 데이터의 최하위 비트까지 계속된다. 만약, 입력신호의 최하위비트가 1이면 최종적인 디지털-아날로그 변환기의 출력전압은 제2 샘플앤홀드회로의 출력(Vout)이 되고, 입력신호의 최하위비트가 0이면 최종적인 디지털-아날로그 변환기의 출력전압은 제3 샘플앤홀드회로의 출력(Vout3)이 된다(S10~S13).This operation continues to the least significant bit of the input data. If the least significant bit of the input signal is 1, the output voltage of the final digital-analog converter is the output (Vout) of the second sample and hold circuit, and if the least significant bit of the input signal is 0, the output of the final digital-analog converter is The voltage becomes the output Vout3 of the third sample and hold circuit (S10 to S13).
본 발명에 대한 이해를 돕기 위해 입력 데이터가 모두 1이 경우를 예로들어 보다 구체적으로 제어신호 및 입출력 파형을 살펴보면 도 3에 도시된 바와 같다.In order to help the understanding of the present invention, when the input data is all 1 as an example, the control signal and the input / output waveform will be described in more detail as shown in FIG. 3.
도 3에서 (가)는 샘플앤홀드 제어신호(Vsh1~Vsh3)이고, (나)는 입출력 파형(Vout1~Vout3)이다. 그리고 -T1, 0, T1, 2T1.....은 시간을 나타내고, Dn, ..., Dn-3은 디지털 입력 데이터를 나타낸다. 여기서 Dn이 최상위 비트, Dn-3이 최하위 비트이다.In FIG. 3, (a) shows sample and hold control signals Vsh1 to Vsh3, and (b) shows input / output waveforms Vout1 to Vout3. And -T1, 0, T1, 2T1 ..... represents the time, D n, ..., D n -3 represents the digital input data. Where D n is the most significant bit and D n-3 is the least significant bit.
구간 1: -T1 < t < 0Interval 1: -T1 <t <0
외부에서 인가되는 2개의 기준전압 VH와 VL이 제1 샘플앤홀드회로(101)와 제3 샘플앤홀드회로(103)에 각각 인가되어 샘플되고 홀드되어 제1 샘플앤홀드회로의 출력 전압(Vout1)은 VH가 되고, 제3 샘플앤홀드회로의 출력전압(Vout3)은 VL이 된다. 그리고 커패시터에 의해 분배된 전압(Vout2)은 Vout1과 Vout3의 중간전압인 '(VH+VL)/2'가 되고, 이렇게 생성된 분배전압은 제2 샘플앤홀드회로(102)에 의해 샘플앤홀드되어 제2 샘플앤홀드회로의 출력전압(Vout)은 '(VH+VL)/2'가 된다.Two reference voltages VH and VL applied from the outside are applied to the first sample and hold circuit 101 and the third sample and hold circuit 103, respectively, and are sampled and held to output the output voltage Vout1 of the first sample and hold circuit. ) Becomes VH, and the output voltage Vout3 of the third sample-and-hold circuit becomes VL. The voltage Vout2 divided by the capacitor becomes '(VH + VL) / 2', which is an intermediate voltage between Vout1 and Vout3, and the generated divided voltage is sampled and held by the second sample and hold circuit 102. Thus, the output voltage Vout of the second sample and hold circuit is '(VH + VL) / 2'.
구간 2: 0 < t < T1Interval 2: 0 <t <T1
입력신호 Dn=1이므로 구간 1의 Vout 전압이 제3 샘플앤홀드회로(103)에 인가된다. 따라서 제1 샘플앤홀드회로(101)는 계속 홀드모드로서 이전 전압인 VH를 유지하고 있고, 구간 1의 Vout 전압이 제3 샘플앤홀드회로(103)의 입력전압으로 인가된다. 이렇게 인가되는 구간1의 Vout전압은 제3 샘플앤홀드회로(103)에 의해 샘플되고 홀드된다. 구간 2에서 Vout2는 다시 Vout1과 새로 갱신된 Vout3의 중간전압인 '(3VH+VL)/4'가 된다. Vout2는 제2 샘플앤홀드회로(102)에 의해 샘플되고 홀드되어 Vout전압은 '(3VH+VL)/4'가 된다.Since the input signal D n = 1, the Vout voltage of the interval 1 is applied to the third sample and hold circuit 103. Therefore, the first sample-and-hold circuit 101 maintains the previous voltage VH in the hold mode, and the Vout voltage of the interval 1 is applied as the input voltage of the third sample-and-hold circuit 103. The Vout voltage of the period 1 thus applied is sampled and held by the third sample and hold circuit 103. In interval 2, Vout2 becomes '(3VH + VL) / 4', which is an intermediate voltage between Vout1 and the newly updated Vout3. Vout2 is sampled and held by the second sample and hold circuit 102 so that the Vout voltage becomes '(3VH + VL) / 4'.
구간 3: T1 < t < 2T1Interval 3: T1 <t <2T1
입력신호 Dn-1=1이므로 구간2의 Vout전압이 제3 샘플앤홀드회로(103)에 인가되어야 한다. 따라서 제1 샘플앤홀드회로(101)는 계속 홀드모드로서 이전 전압인 VH를 유지하고 있고, 구간2의 Vout전압이 제3 샘플앤홀드회로(103)의 입력전압으로 인가된다. 이렇게 인가되는 구간 2의 Vout전압은 제3 샘플앤홀드회로(103)에 의해 샘플되고 홀드된다. 구간 3에서 Vout2는 다시 Vout1과 새로 갱신된 Vout3의 중간전압인 '(7VH+VL)/8'이 된다. Vout2는 제2 샘플앤홀드회로(102)에 의해 샘플되고 홀드되어 Vout전압은 '(7VH+VL)/8'이 된다.Since the input signal D n-1 = 1, the Vout voltage of section 2 should be applied to the third sample and hold circuit 103. Accordingly, the first sample-and-hold circuit 101 maintains the previous voltage VH in the hold mode, and the Vout voltage of the section 2 is applied as the input voltage of the third sample-and-hold circuit 103. The applied Vout voltage of the section 2 is sampled and held by the third sample and hold circuit 103. In interval 3, Vout2 becomes '(7VH + VL) / 8', which is an intermediate voltage between Vout1 and the newly updated Vout3. Vout2 is sampled and held by the second sample and hold circuit 102 so that the Vout voltage becomes '(7VH + VL) / 8'.
구간 4: 2T1 < t < 3T1Interval 4: 2T1 <t <3T1
입력신호 Dn-2=1이므로 구간3의 Vout전압이 제3 샘플앤홀드회로(103)에 인가되어야 한다. 따라서 제1 샘플앤홀드회로(101)는 계속 홀드모드로서 이전 전압인VH를 유지하고 있고, 구간 3의 Vout전압이 제3 샘플앤홀드회로(103)의 입력전압으로 인가된다. 이렇게 인가되는 구간 3의 Vout전압은 제3 샘플앤홀드회로(103)에 의해 샘플되고 홀드된다. 구간 4에서 Vout2는 다시 Vout1과 새로 갱신된 Vout3의 중간전압인 '(15VH+VL)/16'이 된다. Vout2는 제2 샘플앤홀드회로(102)에 의해 샘플되고 홀드되어 Vout전압은 '(15VH+VL)/'16이 된다.Since the input signal D n-2 = 1, the Vout voltage of the section 3 should be applied to the third sample and hold circuit 103. Therefore, the first sample and hold circuit 101 continues to hold the previous voltage VH in the hold mode, and the Vout voltage of the section 3 is applied as the input voltage of the third sample and hold circuit 103. The Vout voltage of the period 3 applied in this way is sampled and held by the third sample and hold circuit 103. In interval 4, Vout2 becomes '(15VH + VL) / 16', which is an intermediate voltage between Vout1 and the newly updated Vout3. Vout2 is sampled and held by the second sample and hold circuit 102 so that the Vout voltage becomes '(15VH + VL) /' 16.
이와 같이 최초에 제1 샘플앤홀드회로(101)와 제3 샘플앤홀드회로(103)에 의해 VH와 VL의 중간값을 준비한 후 이후 디지털 입력 데이터에 따라 1이면 제3 샘플앤홀드회로(103)를 이용하여 점차 높은 전압으로 분배되도록 하여 전압을 상승시키고, 0이면 제1 샘플앤홀드회로(101)를 이용하여 점차 낮은 전압으로 분배되도록 하여 전압을 하강시킨다.In this way, the first sample and hold circuit 101 and the third sample and hold circuit 103 is prepared by the intermediate value between the VH and VL, and then, if 1 according to the digital input data, the third sample and hold circuit 103 The voltage is increased by gradually dividing the voltage to a higher voltage by using N, and the voltage is decreased by gradually dividing the voltage to a lower voltage by using the first sample-and-hold circuit 101.
이상에서 설명한 바와 같이, 본 발명에 따르면 입력신호의 비트가 증가하더라도 전체 회로의 면적이 증가할 필요가 없으므로 소면적으로 디지털-아날로그 변환기를 구현할 수 있어 회로비용이 낮아지는 장점이 있다. 따라서 본 발명의 소면적 디지털-아날로그 변환기는 고계조 디스플레이 구동회로 등과 같이 많은 수의 디지털-아날로그 변환기가 필요한 장치에 사용될 수 있다.As described above, according to the present invention, even if the bit of the input signal is increased, the area of the entire circuit does not need to be increased, so that the digital-analog converter can be implemented in a small area, thereby reducing the circuit cost. Therefore, the small-area digital-to-analog converter of the present invention can be used in an apparatus requiring a large number of digital-to-analog converters, such as a high gradation display driving circuit.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085684A KR100375203B1 (en) | 2000-12-29 | 2000-12-29 | Method of and circuit for converting digital data to analog signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085684A KR100375203B1 (en) | 2000-12-29 | 2000-12-29 | Method of and circuit for converting digital data to analog signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020056354A true KR20020056354A (en) | 2002-07-10 |
| KR100375203B1 KR100375203B1 (en) | 2003-03-08 |
Family
ID=27688847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0085684A KR100375203B1 (en) | 2000-12-29 | 2000-12-29 | Method of and circuit for converting digital data to analog signals |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100375203B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802035B1 (en) * | 2006-07-20 | 2008-02-12 | 한양대학교 산학협력단 | Data driver and driving method for the same |
| US8154497B2 (en) | 2005-07-20 | 2012-04-10 | Samsung Electronics Co., Ltd. | Driving apparatus for display device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769448B1 (en) | 2006-01-20 | 2007-10-22 | 삼성에스디아이 주식회사 | Digital-Analog Converter and Data driver, Flat Panel Display using thereof |
| KR100776488B1 (en) | 2006-02-09 | 2007-11-16 | 삼성에스디아이 주식회사 | Data driver and Flat Panel Display device using thereof |
| KR100805587B1 (en) | 2006-02-09 | 2008-02-20 | 삼성에스디아이 주식회사 | Digital-Analog Converter and Data driver, Flat Panel Display device using thereof |
-
2000
- 2000-12-29 KR KR10-2000-0085684A patent/KR100375203B1/en active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154497B2 (en) | 2005-07-20 | 2012-04-10 | Samsung Electronics Co., Ltd. | Driving apparatus for display device |
| US8264446B2 (en) | 2005-07-20 | 2012-09-11 | Samsung Electronics Co., Ltd. | Driving apparatus for display device |
| KR100802035B1 (en) * | 2006-07-20 | 2008-02-12 | 한양대학교 산학협력단 | Data driver and driving method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100375203B1 (en) | 2003-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5332997A (en) | Switched capacitor D/A converter | |
| JP2804269B2 (en) | Redistribution A / D converter and method for converting analog signal to digital signal | |
| KR100690434B1 (en) | Digital to analog converter, data line driver, and display device and method thereof | |
| EP0249986A2 (en) | Analog-to-digital converter | |
| US7652607B2 (en) | Digital to analogue converters | |
| KR100297087B1 (en) | Method of controlling analog-to-digital converter | |
| JPH0566774B2 (en) | ||
| US6839015B1 (en) | Low power analog to digital converter | |
| US6118400A (en) | Capacitor array for a successive approximation register (SAR) based analog to digital (A/D) converter and method therefor | |
| KR20080012069A (en) | Digital to analog converter and source driver including thereof | |
| JP2000209093A (en) | Successive comparison type analog/digital converting circuit | |
| JP2000244320A (en) | Matched d/a conversion method, multi-channel parallel matched d/a converter and analog drive circuit | |
| JP4402108B2 (en) | Analog-to-digital converter, method for analog-to-digital conversion, or signal processing system resulting in the converter | |
| JP2001136069A (en) | Digital/analog conversion circuit | |
| KR100375203B1 (en) | Method of and circuit for converting digital data to analog signals | |
| JPH1013233A (en) | Linear digital-to-analog converter and its drive method | |
| EP0681372B1 (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
| JPH11340830A (en) | Successive comparison a/d converter circuit | |
| KR100340053B1 (en) | Analog-Digital Converter with optimized transforming time | |
| JP2980035B2 (en) | A / D conversion circuit | |
| JPH0611662Y2 (en) | Digital analog converter | |
| CN114553237A (en) | Semiconductor device with a plurality of transistors | |
| KR20210138847A (en) | Digital-analog converter and driving circuit of display device having the same | |
| JPH01152820A (en) | A/d conversion circuit | |
| JPS649773B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140115 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150126 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160225 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170222 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180326 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190225 Year of fee payment: 17 |