KR20020052691A - Test Pattern for semiconductor device - Google Patents

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장진만
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Abstract

PURPOSE: A test pattern of a semiconductor device is provided to check easily a short-circuit of a contact plug by forming an electrode as lines extracted from contact plugs. CONSTITUTION: A plurality of contact plug(101) is connected vertically with a plurality of word line(100) by performing a pattering process for the contact plus(101). One line of the contact plugs(101) is extracted to one direction and a neighboring line of the contact plugs(101) is extracted to an opposite direction. The extracting process is repeated. An electrode is formed by connecting the extracted lines to each other. The contact plugs(101) are connected vertically to a plurality of bit line(100) by performing the pattering process for the contact plus(101). One line of the contact plug(101) is extracted to one direction and a neighboring line of the contact plugs(101) is extracted to an opposite direction. The extracting process is repeated. An electrode is formed and a test pattern is completed by connecting the extracted lines to each other.

Description

반도체 소자의 테스트 패턴{Test Pattern for semiconductor device}Test pattern for semiconductor device

본 발명은 반도체 소자 개발 및 제조 공정 중 발생할 수 있는 콘택 플러그 (contact plug) 사이의 전기적 쇼트 여부를 확인할 수 있는 테스트 패턴(test pattern)에 관한 것으로, 특히 워드 랑인과 비트 라인 사이에 증착되는 절연체에 보이드가 생겨 그 내부에 플러그 폴리가 채워짐으로써 발생할 수 있는 전기적 쇼트 여부를 제조 공정 중 확인할 수 있는 테스트 패턴에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a test pattern that can confirm whether a short circuit occurs between contact plugs that may occur during semiconductor device development and manufacturing. In particular, the present invention relates to an insulator deposited between a word line and a bit line. The present invention relates to a test pattern in which a void is generated and a plug poly is filled therein to determine whether an electrical short may occur during the manufacturing process.

디램(DRAM) 셀이 고집적화 되면서 셀의 사이즈가 작아지게 되는데, 특히 워드 라인과 비트 라인 사이의 공간이 작아지면서 절연체가 상기 워드 라인과 비트 라인 사이의 공간을 완전히 채우지 못하는 갭필(gapfill) 문제가 점차로 크게 발생하고 있다.As DRAM cells become highly integrated, the cell size becomes smaller. In particular, as the space between the word line and the bit line becomes smaller, a gapfill problem in which the insulator does not completely fill the space between the word line and the bit line gradually increases. It is occurring greatly.

상기와 같이, 절연체가 워드 라인과 비트 라인 사이의 공간을 완전히 채우지 못하게 되면, 증착된 절연체 사이에 보이드가 형성될 수 있으며, 이후 콘택 에치 (contact etch)를 상기 라인들 사이에 형성하고 플러그 폴리를 증착하는 공정시 상기 보이드에도 플러그 폴리가 채워질 수 있어서, 결과적으로 콘택 플러그 사이에 전기적 쇼트를 우발시킬 수 있다.As above, if the insulator does not completely fill the space between the word line and the bit line, voids may form between the deposited insulators, and then contact etch is formed between the lines and the plug poly may be formed. The voids may also be filled with the plug poly during the deposition process, resulting in an electrical short between the contact plugs.

종래의 제조 공정에 있어서, 상기와 같은 전기적 쇼트는 모든 공정이 진행된 후에 완성된 반도체 소자를 작동시켜 보아야만 정확히 파악할 수 있어서, 결과적으로 상기 전기적 쇼트에 의해 문제가 있는 반도체 소자 역시 완성될 때까지 공정을 진행하여야 하는바, 이 때문에 불필요한 시간 및 비용이 낭비되는 문제점이 있어 왔다.In the conventional manufacturing process, such an electrical short can be accurately understood only by operating the completed semiconductor device after all the processes have been performed, and as a result, the process until the semiconductor device having a problem by the electrical short is also completed. To proceed to this, there has been a problem that waste unnecessary time and cost.

다만, 반도체 제조 공정 중에도 워드 라인 사이 및 비트 라인 사이의 절연체를 제거하고 확인함으로써, 또는 아웃 라인(out-line) 단면 SEM 관찰을 통해 상기 전기적 쇼트 여부를 확인할 수 있으나, 상기 방법들은 장기간이 소요되고 절연 여부도 정확히 파악되지 않을 뿐만 아니라 확인 과정에서 웨이퍼를 손실시켜야 하는 단점도 있다.However, even during the semiconductor manufacturing process, it is possible to confirm whether the electrical short is detected by removing and confirming the insulator between the word line and the bit line, or through an out-line cross-sectional SEM observation. Not only is it inaccurate, but it also has the disadvantage of losing the wafer during verification.

상기와 같은 종래 기술의 문제점으로 인하여 반도체 소자 제조 공정 중에 쉽게 전기적 쇼트의 발생 여부를 확인할 수 있어서, 문제점이 있는 소자를 쉽게 가려낼 수 있는 기술이 절실히 요구되고 있다.Due to the problems of the prior art as described above, it is possible to easily determine whether an electrical short occurs during the semiconductor device manufacturing process, and a technique for easily selecting a device having a problem is urgently required.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 콘택 플러그를 워드 라인 및 비트 라인과 각각 수직한 방향으로 모두 연결되도록 한 후, 인접한 연결선들을 서로 반대쪽으로 뽑아 전극을 형성하여, 상기 형성된 전극 중 두 전극 사이의 전류를 측정함으로써, 상기 워드 라인 및 비트 라인들에 평행한 방향의 콘택 플러그 사이의 전기적 쇼트 발생 여부를 검사하는 테스트 패턴을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, the contact plug is connected to both the word line and the bit line in a direction perpendicular to each, and then the adjacent connecting lines are drawn to the opposite side to form an electrode, By measuring a current between two electrodes of the formed electrode, to provide a test pattern for checking whether the electrical short between the contact plug in the direction parallel to the word line and bit lines.

도 1은 콘택 플러그 쇼트를 확인하기 위한 본 발명의 테스트 패턴을 워드 라인에 적용한 모양을 나타낸 도면이며,1 is a view showing the appearance of applying the test pattern of the present invention to the word line for checking the contact plug short,

도 2는 콘택 플러그 쇼트를 확인하기 위한 본 발명의 테스트 패턴을 비트 라인에 적용한 모양을 나타낸 도면이다.2 is a view showing a shape in which a test pattern of the present invention for checking a contact plug short is applied to a bit line.

도 3은 본 발명에 의한 테스트 패턴을 T-TYPE 콘택 플러그를 사용하는 워드 라인에 적용한 모양을 나타낸 도면이며,3 is a view showing a shape in which the test pattern according to the present invention is applied to a word line using a T-TYPE contact plug.

도 4는 본 발명에 의한 테스트 패턴을 바 타입(BAR-TYPE) 콘택 플러그를 사용하는 비트 라인에 적용한 모양을 나타낸 도면이다.4 is a view showing a shape in which the test pattern according to the present invention is applied to a bit line using a bar-type contact plug.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 워드 라인 또는 비트 라인 101 : 연결된 콘택 플러그 폴리100: word line or bit line 101: connected contact plug poly

102 : 보이드에 채워진 플러그 폴리 104 : 패드102: plug poly filled in the void 104: pad

105 : 원래의 콘택 플러그 자리 106 : T-TYPE 콘택 플러그105: original contact plug seat 106: T-TYPE contact plug

상기 목적을 달성하기 위해 본 발명은 워드 라인과 수직한 방향으로 모두 연결된 수개 라인의 콘택 플러그를 하나씩 번갈아가면서 서로 반대쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 콘택 플러그의 전기적 쇼트를 확인하는 테스트 패턴을 제공한다.In order to achieve the above object, the present invention is a test for confirming an electrical short of a contact plug, characterized in that the contact plugs of several lines all connected in a direction perpendicular to the word line are alternately drawn one by one to form electrodes. Provide a pattern.

본 발명은 또한 비트 라인과 수직한 방향으로 모두 연결된 수개 라인의 콘택 플러그를 하나씩 번갈아가면서 서로 반대쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 콘택 플러그의 전기적 쇼트를 확인하는 테스트 패턴을 제공한다.The present invention also provides a test pattern for confirming an electrical short of a contact plug, characterized in that it is configured by alternately pulling contact plugs of several lines all connected in a direction perpendicular to the bit line to form opposite electrodes.

이는 워드 라인 및 비트 라인 사이에 어느 한곳이라도, 보이드가 있어서 워드 라인 및 비트 라인들에 평행한 방향의 콘택 플러그들이 쇼트되면, 이 때문에 상기와 같이 워드라인 및 비트 라인과 수직하게 모두 연결된 두 콘택 플러그 사이가 상기 보이드 내에 채워진 플러그 폴리에 의하여 연결되게 됨으로써 전기가 흐르게 됨을 이용한 것으로, 인접하는 두 전극 사이에 전류가 흐르는지 여부를 검사함으로써, 상기 워드 라인 및 비트 라인에 평행한 방향의 콘택 플러그들 사이에 전기적 쇼트 여부를 검사할 수 있다.This means that any time between the word line and the bit line, if there are voids and short the contact plugs in the direction parallel to the word line and the bit lines, this is why two contact plugs connected vertically to both the word line and the bit line as described above. Between the contact plugs in a direction parallel to the word line and the bit line by checking whether a current flows between two adjacent electrodes by being connected by a plug puller filled in the void. An electrical short can be checked at.

본 발명은 또한 상기 워드 라인 및 비트 라인에 수직하게 연결된 수개 라인의 콘택 플러그를 하나씩 번갈아 가면서 반대쪽으로 뽑지 않고, 두 개 또는 그 이상씩 번갈아 가면서 반대 쪽으로 뽑아서 전극을 형성함으로써 구성되는 테스트 패턴을 제공한다.The present invention also provides a test pattern constructed by forming two or more contact plugs vertically connected to the word line and the bit line one by one, but two or more alternately to form opposite electrodes. .

또한, 본 발명은 상기 워드 라인 및 비트 라인에 수직하게 모두 연결된 수개 라인의 콘택 플러그를 각각 다른 수의 라인 만큼 양 쪽 방향으로 뽑아서 전극을 형성함으로써 구성되는 테스트 패턴을 제공한다.In addition, the present invention provides a test pattern that is formed by extracting several lines of contact plugs vertically connected to both the word line and the bit line in both directions by different numbers of lines to form electrodes.

이하, 첨부한 도면을 이용하여 본 발명의 작용을 상세히 설명하고자 한다.Hereinafter, the operation of the present invention will be described in detail with reference to the accompanying drawings.

우선 도 1에서 보는 바와 같이, 콘택 플러그(101)들을 워드 라인(100)과 수직한 방향으로 모두 연결되도록 패터닝하고, 한 라인을 한 쪽으로 뽑으면, 이에 인접한 라인은 반대 쪽으로 뽑고, 다음의 인접한 라인은 다시 반대쪽으로 뽑는 식으로 하여, 인접한 연결선들을 번갈아가면서 양 쪽으로 뽑은 후, 이들을 연결한 전극을 형성한다.First, as shown in FIG. 1, the contact plugs 101 are patterned so that they are all connected in a direction perpendicular to the word line 100, and when one line is pulled to one side, the adjacent line is pulled to the opposite side, and the next adjacent line is By pulling back to the opposite side, the adjacent connecting wires are alternately drawn to both sides, and then the electrodes are connected to each other.

다음으로, 비트 라인(100)에서도 역시 도 2에서 보는 바와 같이, 콘택 플러그(101)들을 상기 비트 라인과 수직한 방향으로 모두 연결되도록 패터닝하고, 한 라인을 한 쪽으로 뽑으면, 이에 인접한 라인은 반대쪽으로 뽑고, 다음의 인접한 라인은 다시 반대 쪽으로 뽑는 방식으로 하여, 인접한 연결선들을 번갈아가면서 양 쪽으로 뽑은 후, 이들을 연결한 전극을 형성하여 본 발명에 의한 테스트 패턴을 완성하게 된다.Next, in the bit line 100 as well, as shown in FIG. 2, the contact plugs 101 are patterned so that they are all connected in a direction perpendicular to the bit line, and when one line is pulled to one side, a line adjacent thereto is opposite to the opposite side. The next adjacent line is pulled in the opposite direction again, and the adjacent connecting lines are alternately drawn on both sides, and the electrodes connecting them are formed to complete the test pattern according to the present invention.

도 1 및 도 2에서 보는 바와 같이, 비트 라인 사이 또는 워드 라인 사이에 보이드가 생기고, 그 내부에 플러그 폴리(102)가 채워짐으로써 전기적 쇼트가 발생하면, 상기 보이드에 채워진 플러그 폴리에 의해 상기 워드 라인 및 비트 라인에 수직한 방향으로 모두 연결된 콘택 플러그 중 인접하는 두 콘택 플러그가 연결되게 됨으로써, 상기 두 콘택 플러그 사이에 전류가 흐르게 되므로, 상기 두 콘택 플러그에 의해 형성된 전극사이에 전류가 흐르는지 여부를 검사함으로써, 전기적 쇼트 여부를 검사할 수 있게 된다.As shown in FIGS. 1 and 2, if a void occurs between bit lines or between word lines, and an electrical short occurs by filling plug poly 102 therein, the word line is caused by the plug poly filled in the void. And two adjacent contact plugs of the contact plugs connected in the direction perpendicular to the bit line are connected to each other, so that current flows between the two contact plugs, thereby determining whether current flows between the electrodes formed by the two contact plugs. By inspecting, it is possible to inspect whether or not the electric short.

즉, 상기와 같은 방법으로 공정이 진행되는 중에도, 전기적 쇼트 여부를 검사할 수 있어서, 문제가 있는 웨이퍼들에 대한 공정 진행을 사전에 방지할 수 있으므로, 최종 공정까지 소요되는 비용 및 시간을 감축시킬 수 있다.That is, even during the process as described above, it is possible to check whether the electrical short, so that the process can be prevented in advance for the wafers in question, thereby reducing the cost and time required to the final process Can be.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예에 대해 설명하기로 한다. 다만, 본 발명의 권리 범위가 이에 의해 정해지는 것은 아니며, 다만 하나의 예시로 제시된 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the scope of the present invention is not defined by this, but is presented by way of example only.

실시예 1Example 1

실제 메인 셀에서 콘택 플러그를 T-type으로 패터닝하고, 평탄화 공정 및 워드 라인을 이용해 상기 콘택 플러그들 사이를 절연시키는 공정에 있어서, 본 발명에 따르는 테스트 패턴을 적용하여 전기적 쇼트 여부를 검사할 수 있다.In the process of patterning a contact plug in a T-type in an actual main cell, and insulating the contact plugs using a planarization process and a word line, the test pattern according to the present invention may be applied to check whether an electrical short occurs. .

이 경우 우선 도 3에서 보는 바와 같이 T-type 콘택 플러그(106)들을 T-type이 아닌 워드 라인에 수직한 방향의 라인 형태(101)로 모두 연결되도록 패터닝하고, 이 중 한 라인을 한 쪽으로 뽑으면, 이에 인접한 라인은 반대쪽으로 뽑고, 다음 인접 라인은 다시 반대 쪽으로 뽑는 식으로 하여, 인접한 연결선들을 번갈아가면서 양 쪽으로 뽑아서 전극을 형성한다.In this case, first, as shown in FIG. 3, the T-type contact plugs 106 are patterned to be connected in a line shape 101 in a direction perpendicular to the non-T-type word line, and one of the lines is pulled to one side. The adjacent line is drawn to the opposite side, and the next adjacent line is pulled to the opposite side, and the adjacent connecting lines are alternately drawn to both sides to form an electrode.

이 때 상기 워드 라인 바로 위까지 평탄화 공정을 진행하면, 상기 콘택 플러그 연결 라인이 모두 연결되지 못하고 상기 워드 라인에 의해 끊어지게 되어, 아이솔레이션(isolation) 패턴이 되기 때문에 본 발명에 따르는 테스트 패턴을 사용할 수 없게 된다. 따라서, 상기 평탄화 공정은 중간까지만 진행하여 상기 콘택 플러그 연결 라인들 끼리는 절연되도록 하고, 라인 자체는 연결된 상태를 연결시킨 후, 양쪽 전극에 전류가 흐르는지 여부를 검사하여 전기적 쇼트의 발생 여부를 확인할 수 있다.In this case, when the planarization process is performed directly to the word line, all of the contact plug connection lines are not connected and are disconnected by the word line, thereby forming an isolation pattern. Thus, the test pattern according to the present invention can be used. There will be no. Therefore, the planarization process proceeds only to the middle so that the contact plug connection lines are insulated from each other, and the lines themselves are connected to each other, and then a check can be made to determine whether an electric short is generated by checking whether current flows in both electrodes. have.

실시예 2Example 2

실제 메인 셀에서 콘택 플러그를 Bar-type으로 패터닝하고, 평탄화 공정 및 비트 라인을 이용해 상기 콘택 플러그들 사이를 절연시키는 공정에 있어서, 본 발명에 따르는 테스트 패턴을 적용하여 전기적 쇼트 여부를 검사할 수 있다.In the actual main cell, the contact plug is patterned to a bar-type, and the planarization process and the process of insulating the contact plugs using a bit line may be performed to test whether the electrical short is applied by applying the test pattern according to the present invention. .

이 경우 우선 도 4에서 보는 바와 같이 Bar-type 콘택 플러그들을 Bar-type이 아닌 상기 비트 라인에 수직한 방향의 라인 형태(101)로 모두 연결되도록 패터닝하고, 이 중 한 라인을 한 쪽으로 뽑으면, 이에 인접한 라인은 반대쪽으로 뽑고, 다음 인접 라인은 다시 반대 쪽으로 뽑는 식으로 하여, 인접한 연결선들을 번갈아가면서 양 쪽으로 뽑아서 전극을 형성한다.In this case, first, as shown in FIG. 4, the Bar-type contact plugs are patterned so that they are all connected in a line shape 101 in a direction perpendicular to the bit line, not the Bar-type, and when one of these lines is pulled to one side, The adjacent lines are pulled to the opposite side, and the next adjacent line is pulled to the opposite side again, alternately connecting the adjacent connecting lines to both sides to form an electrode.

이 때 상기 비트 라인 바로 위까지 평탄화 공정을 진행하면, 상기 콘택 플러그 연결 라인이 모두 연결되지 못하고 상기 비트 라인에 의해 끊어지게 되어, 아이솔레이션(isolation) 패턴이 되기 때문에 본 발명에 따르는 테스트 패턴을 사용할 수 없게 된다. 따라서, 상기 평탄화 공정은 중간까지만 진행하여 상기 콘택 플러그 연결 라인들 끼리는 절연되도록 하고, 라인 자체는 연결된 상태를 연결시킨 후, 양 쪽 전극에 전류가 흐르는지 여부를 검사하여 전기적 쇼트의 발생 여부를 확인할 수 있다.At this time, if the planarization process is performed to just above the bit line, all of the contact plug connection lines are not connected and are disconnected by the bit line, and thus, an isolation pattern is used. Therefore, the test pattern according to the present invention can be used. There will be no. Therefore, the planarization process proceeds only to the middle so that the contact plug connection lines are insulated from each other, and the lines themselves are connected to each other, and then the current flows to both electrodes to check whether an electrical short occurs. Can be.

상기한 바와 같이, 본 발명은 콘택 플러그 사이의 쇼트 여부를 평탄화 공정 진행 중 또는 후에 IN-LINE에서 전기적으로 정확하게 확인할 수 있는 테스트 패턴을 제공함으로써, 종래의 방법에 비하여 시간이 절약되며, 공정의 정확성 또한 향상될 뿐만 아니라, 웨이퍼의 손상 없이도 쇼트의 발생 여부를 쉽게 확인할 수 있다.As described above, the present invention saves time compared to the conventional method by providing a test pattern that can electrically check whether the contact plugs are short between contact plugs during or after the planarization process. Not only is it improved, it is also possible to easily check whether a short occurs without damaging the wafer.

또한, 웨이퍼 상에서 쇼트가 확인되면 상기 웨이퍼에 대한 이후의 공정 진행을 사전에 방지할 수 있으므로, 최종 공정까지 진행하는데 드는 비용 및 테스트에 소요되는 비용을 절감할 수 있으며, 반도체 공정의 안정화를 기할 수 있고, 소자의 동작 불량의 원인을 감소시켜 결과적으로 전체 공정의 수율을 향상시킬 수 있다.In addition, if the short is confirmed on the wafer, it is possible to prevent further process progress on the wafer in advance, thereby reducing the cost and test cost to proceed to the final process, and stabilize the semiconductor process. In addition, it is possible to reduce the cause of the malfunction of the device and consequently to improve the yield of the entire process.

Claims (6)

워드 라인과 수직한 방향으로 모두 연결된 수개 라인의 콘택 플러그를 한 라인씩 번갈아가면서 서로 반대 쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 콘택 플러그의 전기적 쇼트를 검사하는 테스트 패턴.A test pattern for inspecting an electrical short of a contact plug, characterized in that the contact plugs of several lines connected in a direction perpendicular to the word line are alternately drawn one by one to form opposite electrodes. 제 1 항에 있어서, 상기 수개 라인의 콘택 플러그를 두 개 라인씩 번갈아 가면서 서로 반대 쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 테스트 패턴.The test pattern of claim 1, wherein the plurality of contact plugs of the several lines are alternately drawn in opposite directions to form electrodes. 제 1 항에 있어서, 상기 수개 라인의 콘택 플러그를 각각 다른 수만큼 양 쪽 방향으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 테스트 패턴.The test pattern of claim 1, wherein the plurality of contact plugs of the several lines are pulled in both directions to form electrodes. 비트 라인과 수직한 방향으로 모두 연결된 수개 라인의 콘택 플러그를 한 라인씩 번갈아가면서 서로 반대 쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 콘택 플러그의 전기적 쇼트를 검사하는 테스트 패턴.A test pattern for inspecting an electrical short of a contact plug, characterized in that the contact plugs of several lines connected in a direction perpendicular to the bit line are alternately drawn one by one to form opposite electrodes. 제 4 항에 있어서, 상기 수개 라인의 콘택 플러그를 두 개 라인씩 번갈아 가면서 서로 반대 쪽으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 테스트 패턴.The test pattern as set forth in claim 4, wherein the plurality of contact plugs of the several lines are alternately drawn in opposite directions to form electrodes. 제 4 항에 있어서, 상기 수개 라인의 콘택 플러그를 각각 다른 수만큼 양 쪽 방향으로 뽑아서 전극을 형성하도록 함으로써 구성됨을 특징으로 하는 테스트 패턴.The test pattern of claim 4, wherein the plurality of contact plugs of the several lines are pulled in both directions to form electrodes.
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