KR20020052574A - Semiconductor package and its solder printing method and stencil for it - Google Patents
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Abstract
Description
본 발명은 반도체패키지 및 솔더 프린팅 방법과 이를 위한 스텐실에 관한 것으로, 더욱 상세하게 설명하면 워페이지(Warpage)를 보정하여 편평도(Coplanarity)를 향상시킬 수 있는 랜드그리드어레이(LGA, Land Grid Array) 반도체패키지 및 솔더 프린팅 방법과 이를 위한 스텐실에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a solder printing method and a stencil for the same. More specifically, a land grid array (LGA) semiconductor capable of improving warpage and improving coplanarity may be described. Package and solder printing methods and stencils therefor.
통상 LGA 반도체패키지는 그 구성 요소중 하나인 회로기판에 있어서, 상기 회로기판의 하면에 마더보드와의 접속을 위한 랜드가 어레이된 형태를 한다. 이러한 형태는 최근 반도체칩의 크기에 가까운 칩스케일(Chip Scale Package) 반도체패키지에 주로 적용되고 있으며, 또한 전자기기의 크기가 점차 작아지는 추세에 따라 많은 이용률을 보이고 있다.In general, an LGA semiconductor package is a circuit board, which is one of its components, in which lands for connection with a motherboard are arrayed on a lower surface of the circuit board. This type is mainly applied to a chip scale package that is close to the size of a semiconductor chip, and also shows a large utilization rate as the size of electronic devices is gradually reduced.
그러나, 이러한 반도체패키지는 통상 반도체패키지의 제조 공정중 제공되는 열에 의해 쉽게 휘어지는 이른바 워페이지(Warpage) 문제를 가지고 있으며, 이러한 워페이지가 발생된 종래의 반도체패키지(101',102')의 예가 도1a 및 도1b에 도시되어 있다.However, such a semiconductor package usually has a so-called warpage problem which is easily bent by heat provided during the manufacturing process of the semiconductor package, and an example of a conventional semiconductor package 101 'and 102' in which such warpage is generated is illustrated. 1a and 1b.
도시된 바와 같이 표면에 다수의 입출력패드(2a)를 갖는 반도체칩(2)이 구비되어 있고, 상기 반도체칩(2)의 하면에는 접착수단(4)에 의해 회로기판(10)이 접착되어 있다. 여기서, 상기 회로기판(10)은 인쇄회로기판, 써킷테이프, 써킷필름 또는 리드프레임 등이 가능하다. 여기서는 상기 회로기판으로서 써킷테이프 또는 써킷필름이 채용된 것을 예로 하여 설명한다.As shown in the drawing, a semiconductor chip 2 having a plurality of input / output pads 2a is provided on a surface thereof, and a circuit board 10 is adhered to the bottom surface of the semiconductor chip 2 by an adhesive means 4. . Here, the circuit board 10 may be a printed circuit board, a circuit tape, a circuit film or a lead frame. Here, an example in which a circuit tape or a circuit film is employed as the circuit board will be described.
상기 회로기판(10)은 수지층(11)에 본드핑거(12a) 및 랜드(12b)를 포함하는 다수의 배선패턴(12)이 형성되어 있으며, 상기 랜드(12b)를 제외한 수지층(11) 하면은 솔더마스크(13)로 코팅되어 있다. 또한, 상기 랜드(12b)는 다수가 행과 열을 가지며 회로기판(10) 하면에 어레이(Array)된 형태를 한다.In the circuit board 10, a plurality of wiring patterns 12 including bond fingers 12a and lands 12b are formed in the resin layer 11, and the resin layer 11 except for the lands 12b is formed. The lower surface is coated with a solder mask 13. In addition, the lands 12b may have a plurality of rows and columns, and may be arranged on the bottom surface of the circuit board 10.
계속해서, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 배선패턴(12)중 본드핑거(12a)는 전기적 접속수단(6) 등에 의해 상호 접속되어 있고, 상기 회로기판(10) 상면의 반도체칩(2), 전기적 접속수단(6) 등은 봉지재로 봉지되어 일정 형태의 봉지부(8)를 이루고 있다.Subsequently, the bond fingers 12a of the input / output pads 2a of the semiconductor chip 2 and the wiring patterns 12 of the circuit board 10 are connected to each other by electrical connection means 6 or the like. (10) The semiconductor chip 2, the electrical connection means 6 and the like on the upper surface are sealed with an encapsulant to form an encapsulation portion 8 of a certain shape.
마지막으로, 상기 회로기판(10)의 랜드(12b)에는 일정량의 솔더(20)가 프린팅(Printing)되어 있고, 이 솔더(20)는 차후 마더보드의 소정 패턴(랜드)에 융착된다.Finally, a certain amount of solder 20 is printed on the land 12b of the circuit board 10, which is subsequently fused to a predetermined pattern (land) of the motherboard.
한편, 이러한 반도체패키지는 제조 공정중 예를 들면, 반도체칩 접착, 봉지 등의 공정중 발생되는 열과, 각 구성 요소간의 상이한 열팽창 계수차로 인해 도1a와 같이 스마일(Smile, ∪)형으로 워페이지되거나 또는 도1b와 같이 크라이(Cry,∩)형으로 워페이지되는 단점을 안고 있다.On the other hand, such a semiconductor package is warpaged in a smile shape as shown in FIG. 1A due to heat generated during a manufacturing process, for example, semiconductor chip bonding or encapsulation, and a difference in coefficient of thermal expansion between components. Alternatively, as shown in FIG. 1B, the apparatus has a disadvantage of being warpaged into a Cry type.
이러한 단점은 도시된 바와 같이 모든 솔더의 하면이 동일평면에 위치하지 않음으로써, 결국 마더보드에 반도체패키지의 모든 랜드가 접속되지 않는 문제를 유발한다. 즉, 도1a의 반도체패키지(101')에서는 최외각 부근의 솔더가 마더보드에 접속되지 않을 확률이 높고, 또한 도1b의 반도체패키지(102')에서는 중앙 부근의솔더가 마더보드에 접속되지 않을 확률이 높다.This disadvantage causes a problem that all the lands of the semiconductor package are not connected to the motherboard because the lower surfaces of all the solder are not located in the same plane as shown. That is, in the semiconductor package 101 'of FIG. 1A, there is a high probability that solder near the outermost part is not connected to the motherboard, and in the semiconductor package 102' of FIG. 1B, the solder near the center is not connected to the motherboard. The probability is high.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체패키지의 워페이지 형태에 따라 각 랜드에 프린팅되는 솔더의 양을 다르게 함으로써, 워페이지를 보상하여 그 편평도를 향상시킬 수 있는 반도체패키지 및 그 솔더 프린팅 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and by varying the amount of solder printed on each land according to the warpage shape of the semiconductor package, the warpage can be compensated for to improve its flatness. It is to provide a semiconductor package and a solder printing method thereof.
도1a 및 도1b는 종래 워페이지가 발생된 반도체패키지를 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a semiconductor package in which a warpage is generated.
도2a 및 도2b는 본 발명에 의한 반도체패키지를 도시한 단면도이다.2A and 2B are cross-sectional views showing a semiconductor package according to the present invention.
도3a 및 도3b는 본 발명에 의한 솔더 프린팅 방법에 이용되는 스텐실의 평면도이다.3A and 3B are plan views of stencils used in the solder printing method according to the present invention.
도4는 본 발명에 의한 솔더 프린팅 방법의 일례를 도시한 설명도이다.4 is an explanatory view showing an example of a solder printing method according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
101,102; 본 발명에 의한 반도체패키지101,102; Semiconductor package according to the present invention
2; 반도체칩2a; 입출력패드2; Semiconductor chip 2a; I / O pad
4; 접착수단6; 전기적 접속수단4; Adhesion means 6; Electrical connection means
8; 봉지부10; 회로기판8; Encapsulation unit 10; Circuit board
11; 수지층12; 배선패턴11; Resin layer 12; Wiring pattern
12a; 본드핑거12b; 랜드(Land)12a; Bondfinger 12b; Land
13; 솔더마스크(solder Mask)20; 솔더(Solder)13; Solder mask 20; Solder
30; 스텐실(Stencil)31; 통공30; Stencil 31; Through
32; 블레이드(Blade)32; Blade
상기한 목적을 달성하기 위해 본 발명은, 회로기판 하면에 다수의 랜드가 어레이되어 있고, 상기 랜드에는 일정량의 솔더가 프린팅된 동시에, 스마일형(Smile Type) 또는 크라이형(Cry Type) 중 어느 하나로 워페이지(Warpage)된 반도체패키지에 있어서, 상기 랜드에 프린팅된 솔더는 워페이지가 큰 영역의 랜드에는 상대적으로 많을 량의 솔더가 프린팅되고, 워페이지가 작은 영역의 랜드에는 상대적으로 작은 량의 솔더가 프린팅되어 이루어진 것을 특징으로 한다.In order to achieve the above object, according to the present invention, a plurality of lands are arrayed on a lower surface of a circuit board, and a predetermined amount of solder is printed on the lands, and at the same time, either a smile type or a cry type. In a warpage semiconductor package, a relatively large amount of solder is printed on a land of a large warpage area, and a relatively small amount of solder is printed on a land of a small warpage area. It is characterized in that the printing is made.
여기서, 상기 워페이지가 스마일형으로 되었을 경우에는 상기 회로기판의 중심부보다 그 외곽에 형성된 랜드에 상대적으로 많은 량의 솔더가 프린팅되어 있다.In this case, when the warpage becomes a smile type, a relatively large amount of solder is printed on a land formed on the outer side of the circuit board rather than the center of the circuit board.
또한, 상기 워페이지가 크라이형으로 되었을 경우에는 상기 회로기판의 외곽부보다 그 중심에 형성된 랜드에 상대적으로 많은 량의 솔더가 프린팅되어 있다.In addition, when the warpage becomes a cry type, a large amount of solder is printed on a land formed at the center thereof rather than an outer portion of the circuit board.
또한, 상기한 목적을 달성하기 위해 본 발명은 스마일형 또는 크라이형 중 어느 하나로 워페이지된 반도체패키지의 회로기판중 랜드와 대응되는 위치에 다수의 통공이 형성되어 있되, 중앙부와 그 외곽의 통공 직경이 서로 다르게 형성된 대략 판상의 스텐실을 제공하는 단계와; 상기 스텐실의 통공과 회로기판의 랜드 위치를 상호 일치시킨 후, 상기 스텐실의 상면에 융용된 솔더를 도포하는 단계와; 블레이드를 이용하여 상기 스텐실 상면의 솔더를 일측으로 밀어내어, 상기 솔더가 각기 다른 직경의 통공을 통과하여, 상기 회로기판의 랜드에 각기 다른 량의 솔더가 융착되도록 함을 특징으로 한다.In addition, in order to achieve the above object, the present invention is a plurality of through holes formed in the position corresponding to the land of the circuit board of the semiconductor package warpage in one of the smile type or cry type, the diameter of the central portion and the periphery Providing the substantially plate-shaped stencils formed differently from each other; Applying the molten solder to the upper surface of the stencil after matching the through position of the stencil with the land position of the circuit board; By using a blade to push the solder of the upper surface of the stencil to one side, the solder passes through the holes of different diameters, it characterized in that the different amount of solder to the land of the circuit board fused.
여기서, 상기 워페이지가 스마일형으로 되었을 경우에는 상기 스텐실의 중심부보다 그 외곽에 형성된 통공의 직경이 상대적으로 크게 된 스텐실이 제공된다.In this case, when the warpage is in a smile type, a stencil having a relatively larger diameter of a through hole formed at an outer portion thereof than a central portion of the stencil is provided.
또한, 상기 워페이지가 크라이형으로 되었을 경우에는 상기 스텐실의 외곽부보다 그 중심에 형성된 통공의 직경이 상대적으로 크게 된 스텐실이 제공된다.In addition, when the warpage is in a cry type, a stencil having a relatively larger diameter of the through hole formed at the center thereof than the outer portion of the stencil is provided.
더불어 상기한 목적을 달성하기 위해 본 발명에 의한 스텐실은 반도체패키지의 회로기판에 형성된 다수의 랜드에 서로 다른 량의 융용된 솔더를 제공할 수 있도록, 상기 회로기판의 랜드와 대응되는 영역에 다수의 통공이 형성되어 있되, 중앙부와 그 외곽에 형성된 통공의 각 직경은 서로 다르게 된 것을 특징으로 한다.In addition, in order to achieve the above object, a stencil according to the present invention may provide a plurality of different amounts of molten solder to a plurality of lands formed on a circuit board of a semiconductor package, and thus, a plurality of stencils may be provided in a region corresponding to lands of the circuit board. The through hole is formed, but each diameter of the through hole formed in the center and the outer portion is characterized in that different from each other.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 솔더 프린팅 방법과 이를 위한 스텐실에 의하면, 워페이지가 스마일형으로 되었을 경우에는 회로기판의 중심부보다 그 외곽에 위치한 랜드에 솔더의 프린팅 량이 많토록 함으로써, 그 워페이지를 보상함과 아울러 그 솔더 하면의 편평도가 균일해지도록 하는 장점이 있다.According to the semiconductor package and the solder printing method and the stencil for the same according to the present invention as described above, when the warpage becomes a smile type, the amount of solder printed on the land located on the outer side of the circuit board is larger than that of the warpage. In addition to compensating the warpage, the flatness of the solder bottom is uniform.
또한, 워페이지가 크라이형으로 되었을 경우에는 회로기판의 외곽부보다 그 중심에 위치한 랜드에 솔더의 프린팅 량이 많토록 함으로써, 그 워페이지를 보상함과 아울러 그 솔더 하면의 편평도가 균일해지도록 하는 장점이 있다.In addition, when the warpage becomes a cry type, the printing amount of solder is increased in the land located at the center of the circuit board rather than the outer portion of the circuit board, thereby compensating the warpage and making the flatness of the lower surface of the solder uniform. There is this.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a 및 도2b는 본 발명에 의한 반도체패키지(101,102)를 도시한 단면도이다.2A and 2B are cross-sectional views showing semiconductor packages 101 and 102 according to the present invention.
여기서, 상기 도2a의 반도체패키지(101)는 스마일형(Smile Type)으로 워페이지(Warpage)되어 있고, 도2b의 반도체패키지(102)는 크라이형(Cry Type)으로 워페이지되어 있다.Here, the semiconductor package 101 of FIG. 2A is warpaged into a smile type, and the semiconductor package 102 of FIG. 2B is warpaged into a cry type.
먼저, 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)이 구비되어 있고, 상기 반도체칩(2)의 하면에는 접착수단(4)으로 회로기판(10)이 접착되어 있다. 상기 회로기판(10)은 상면에 다수의 본드핑거(12a)가, 하면에 다수의 랜드(12b)가 어레이된 배선패턴(12)을 포함하며, 이러한 배선패턴(12)은 수지층(11)에 형성되어 있다. 또한 상기 배선패턴(12)중 랜드(12b)를 제외한 하면 전체는 솔더마스크(13)로 코팅되어 상기 배선패턴(12)이 외부환경으로부터 보호 가능하게 되어 있다.First, a semiconductor chip 2 having a plurality of input / output pads 2a formed on an upper surface thereof is provided, and a circuit board 10 is bonded to the lower surface of the semiconductor chip 2 by an adhesive means 4. The circuit board 10 includes a wiring pattern 12 in which a plurality of bond fingers 12a are arranged on an upper surface and a plurality of lands 12b are arranged on a lower surface thereof, and the wiring pattern 12 includes a resin layer 11. It is formed in. In addition, the entire lower surface of the wiring pattern 12 except for the land 12b is coated with a solder mask 13 to protect the wiring pattern 12 from an external environment.
또한, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12a)는 전기적 접속수단(6)(예를 들면, 도전성와이어)에 의해 상호 접속되어 있고, 상기 회로기판(10)의 상면, 반도체칩(2), 접속수단(6) 등은 봉지재로 봉지되어 일정형태의 봉지부(8)를 이루고 있다.In addition, the input / output pads 2a of the semiconductor chip 2 and the bond fingers 12a of the circuit board 10 are interconnected by electrical connection means 6 (for example, conductive wires). The upper surface of the substrate 10, the semiconductor chip 2, the connecting means 6 and the like are encapsulated with an encapsulant to form a certain encapsulation portion 8.
또한, 상기 회로기판(10)의 랜드(12b)에는 일정량의 솔더(20)가 프린팅되어 차후 마더보드에 실장 가능한 형태로 되어 있으며, 이러한 구조는 종래와 동일하다.In addition, a predetermined amount of solder 20 is printed on the land 12b of the circuit board 10 to be mounted on the motherboard later, and the structure thereof is the same as in the related art.
한편, 본 발명의 요지는 상기 회로기판(10)의 랜드(12b)에 프린팅된 솔더(20)의 량(量)이 워페이지가 큰 영역의 랜드(12b)에는 상대적으로 많은 량이 프린팅되어 있고, 워페이지가 작은 영역의 랜드(12b)에는 상대적으로 작은 량이 프린팅된 것이 특징이다.On the other hand, the gist of the present invention is a relatively large amount is printed on the land 12b of the region where the amount of solder 20 printed on the land 12b of the circuit board 10 is large warpage, A relatively small amount is printed on the land 12b of the region where the warpage is small.
즉, 도2a의 반도체패키지(101)에 도시된 바와 같이 워페이지가 스마일형으로 되었을 경우에는, 상기 회로기판(10)의 중심부보다는 그 외곽에 형성된 랜드(12b)에 상대적으로 많은 량의 솔더(20)가 프린팅되어 있다. 따라서, 상기 회로기판(10)의 외곽에 프린팅된 솔더(20)의 두께는 상기 회로기판(10)의 중앙에 프린팅된 솔더(20)의 두께보다 두껍게 된다. 따라서, 상방향으로 더 휘어진 회로기판(10) 외곽의 솔더(20) 하면과, 회로기판(10) 중앙의 솔더(20) 하면은 동일 평면에 위치하게 되며, 이로서 모든 솔더(20)의 편평도는 균일해진다.That is, as shown in the semiconductor package 101 of FIG. 2A, when the warpage becomes a smile type, a relatively large amount of solder (for the land 12b formed on the outer side of the circuit board 10) is formed. 20) is printed. Therefore, the thickness of the solder 20 printed on the outside of the circuit board 10 is thicker than the thickness of the solder 20 printed on the center of the circuit board 10. Therefore, the lower surface of the solder 20 outside the circuit board 10 further bent upwards and the lower surface of the solder 20 at the center of the circuit board 10 are located on the same plane, so that the flatness of all the solders 20 is Become uniform.
또한, 도2b의 반도체패키지(102)에 도시된 바와 같이 워페이지가 크라이형으로 되었을 경우에는, 상기 회로기판(10)의 외곽부보다는 그 중심에 형성된 랜드(12b)에 상대적으로 많은 량의 솔더(20)가 프린팅되어 있다. 따라서, 상기 회로기판(10)의 중심에 프린팅된 솔더(20)의 두께는 상기 회로기판(10)의 외곽에 프린팅된 솔더(20)의 두께보다 두껍게 된다. 따라서, 상방향으로 더 휘어진 회로기판(10) 중앙의 솔더(20) 하면과, 회로기판(10) 외곽의 솔더(20) 하면은 동일 평면에 위치하게 되며, 이로서 솔더(20)의 편평도는 균일해진다.Also, as shown in the semiconductor package 102 of FIG. 2B, when the warpage is cry-shaped, a relatively large amount of solder is formed on the land 12b formed at the center thereof rather than the outer portion of the circuit board 10. FIG. (20) is printed. Therefore, the thickness of the solder 20 printed on the center of the circuit board 10 is thicker than the thickness of the solder 20 printed on the outer side of the circuit board 10. Therefore, the lower surface of the solder 20 in the center of the circuit board 10 which is further bent upward and the lower surface of the solder 20 outside the circuit board 10 are located on the same plane, whereby the flatness of the solder 20 is uniform. Become.
계속해서, 본 발명에 의한 반도체패키지(101)의 솔더 프린팅 방법을 순차적으로 설명하면 다음과 같다.Subsequently, the solder printing method of the semiconductor package 101 according to the present invention will be described sequentially.
1. 스텐실 제공 단계로서, 스마일형 또는 크라이형중 어느 하나로 워페이지된 반도체패키지(101)의 회로기판(10)중 랜드(12b)와 대응되는 위치에 다수의 통공(31)이 형성되어 있되, 중앙부와 그 외곽의 통공(31) 직경이 서로 다르게 된 대략 판상의 스텐실(30)을 제공한다.1.A step of providing a stencil, wherein a plurality of through holes 31 are formed at positions corresponding to the lands 12b of the circuit board 10 of the semiconductor package 101 warped in either a smile type or a cry type. It provides a substantially plate-shaped stencil 30 with different diameters of the central portion and the periphery of the periphery 31.
예를 들면, 스마일형으로 워페이지된 반도체패키지(101)에 이용하기 위해서는, 중심부보다 그 외곽에 형성된 통공(31)의 직경이 상대적으로 크게 된 스텐실(30)을 제공한다.(도3a 참조)For example, in order to use the semiconductor package 101 warped in a smile shape, a stencil 30 having a relatively larger diameter of the through-hole 31 formed on the outer side of the central portion thereof is provided (see FIG. 3A).
또한, 크라이형으로 워페이지된 반도체패키지(102)에 이용하기 위해서는, 외곽부보다 그 중심에 형성된 통공(31)의 직경이 상대적으로 크게 된 스텐실(30')을 제공한다.(도3b 참조)Further, in order to use the semiconductor package 102 warped in a cry type, a stencil 30 'having a larger diameter of the through hole 31 formed at the center thereof than the outer portion is provided (see FIG. 3B).
2. 융용된 솔더 도포 단계로서, 상기 스텐실(30)의 통공(31)과 워페이지된 반도체패키지(101)의 랜드(12b) 위치를 상호 일치시킨 후, 상기 스텐실(30)의 상면에 융용된 솔더(20)를 도포한다.2. The molten solder coating step is performed by matching the position of the through hole 31 of the stencil 30 and the land 12b of the warpage semiconductor package 101 with each other, and then melting the upper surface of the stencil 30. Solder 20 is applied.
3. 솔더 프린팅 단계로서, 블레이드(32)를 이용하여 상기 스텐실(30) 상면의 솔더(20)를 일측으로 밀어내어, 상기 솔더(20)가 각기 다른 직경의 통공(31)을 통과하여, 상기 회로기판(10)의 랜드(12b)에 각기 다른 량의 솔더(20)가 융착되도록 한다.(도4 참조)3. Solder printing step, using the blade 32 to push the solder 20 of the upper surface of the stencil 30 to one side, the solder 20 passes through the through holes 31 of different diameters, the Different amounts of solder 20 are welded to the lands 12b of the circuit board 10 (see Fig. 4).
예를 들면, 반도체패키지(101)의 워페이지가 스마일형으로 되었을 경우에는, 회로기판(10)의 중심부 랜드(12b)보다 그 외곽 랜드(12b)에 상대적으로 많은 량의솔더(20)가 프린팅되도록 한다.For example, when the warpage of the semiconductor package 101 becomes a smile type, a larger amount of solder 20 is printed on the outer land 12b than the central land 12b of the circuit board 10. Be sure to
또한, 반도체패키지(102)의 워페이지가 크라이형으로 되었을 경우에는 회로기판(10)의 외곽 랜드(12b)보다 그 중심 랜드(12b)에 상대적으로 많은 량의 솔더(20)가 프린팅되도록 한다.In addition, when the warpage of the semiconductor package 102 becomes a cry type, a larger amount of solder 20 is printed on the central land 12b than the outer land 12b of the circuit board 10.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
즉, 상기 실시예에서는 반도체패키지의 반도체칩, 회로기판 등의 구조 및 상호 결합 관계를 특정하여 설명하였으나, 이러한 특정된 구조에 한하지 않으며, 본 발명은 모든 구조의 LGA형 반도체패키지에 적용 가능할 것이다.That is, in the above embodiment, the structure and the mutual coupling relationship of the semiconductor chip, the circuit board, and the like of the semiconductor package have been described in detail. .
따라서, 본 발명에 의한 반도체패키지 및 솔더 프린팅 방법과 이를 위한 스텐실에 의하면, 반도체패키지의 워페이지가 스마일형으로 되었을 경우에는 회로기판의 중심부보다 그 외곽에 위치한 랜드에 솔더의 프린팅 량이 많토록 함으로써, 그 워페이지를 보상함과 아울러 그 솔더 하면의 편평도가 균일해지도록 하는 효과가 있다.Therefore, according to the semiconductor package and the solder printing method and the stencil for the same according to the present invention, when the warpage of the semiconductor package becomes a smile type, the amount of solder printed on the land located at the outer side of the circuit board is larger than the center of the circuit board. In addition to compensating for the warpage, the flatness of the lower surface of the solder is also effective.
또한, 반도체패키지의 워페이지가 크라이형으로 되었을 경우에는 회로기판의 외곽부보다 그 중심에 위치한 랜드에 솔더의 프린팅 량이 많토록 함으로써, 그 워페이지를 보상함과 아울러 그 솔더 하면의 편평도가 균일해지도록 하는 효과가 있다.In addition, when the warpage of the semiconductor package becomes a cry type, the printing amount of solder is increased in the land located at the center of the circuit board rather than the outer part of the circuit board, thereby compensating the warpage and the flatness of the lower surface of the solder is uniform. It is effective to lose.
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|---|---|---|---|
| KR1020000081968A KR20020052574A (en) | 2000-12-26 | 2000-12-26 | Semiconductor package and its solder printing method and stencil for it |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101495955B1 (en) * | 2012-02-29 | 2015-02-26 | 삼성전기주식회사 | Process for surface treating printed circuit board |
-
2000
- 2000-12-26 KR KR1020000081968A patent/KR20020052574A/en not_active Application Discontinuation
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