KR20020049162A - Fabrication method for power integrated circuits - Google Patents
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Abstract
Description
본 발명은 고전압 전력 IC(Integrated Circuits)의 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 non-RESURF(REduced-SURface Field)형 n-(또는 p-) LDMOS(Lateral Double-diffused MOS) 트랜지스터와 RESURF형 p-(또는 n-) LDMOS 트랜지스터를 함께 전력 IC에 사용함으로써, 제조 공정을 간단히 하고, 소자의 특성을 최적화 시키는 전력 IC 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing high voltage power integrated circuits (ICs), and more specifically, to a non-RESURF (reduced-surface field) type n- (or p-) LDMOS transistor and a RESURF. By using a type p- (or n-) LDMOS transistor together in a power IC, it relates to a power IC manufacturing method for simplifying the manufacturing process and optimizing device characteristics.
일반적으로 고전압 전력 소자로는 고속 스위칭이 가능하고 구동 회로의 손실이 적은 MOS 소자가 바이폴라 트랜지스터보다 많이 사용되고 있다. 특히, 고전력 소자로는 DMOS 트랜지스터가 많이 사용되고 있으며, 이러한 DMOS 트랜지스터에는 LDMOS(Lateral DMOS) 트랜지스터와 VDMOS(Vertical DMOS) 트랜지스터가 있다.In general, MOS devices capable of high-speed switching and low loss of driving circuits are used more than bipolar transistors. In particular, DMOS transistors are widely used as high-power devices, and these DMOS transistors include LDMOS (Lateral DMOS) transistors and VDMOS (Vertical DMOS) transistors.
고전압 전력 IC를 제작할 때, 벌크 실리콘 기판을 사용하는 것 보다 SOI 기판을 사용하면 공정이 간단해지는데, VDMOS 트랜지스터는 구동 전력이 큰 장점이 있으나, LDMOS 트랜지스터보다 IC를 제작하는데 많은 어려움이 있다. 따라서, 고전압 전력 IC를 제작하는데 주로 SOI 기판과 LDMOS 트랜지스터가 사용되고 있다. 또한, LIGBT(Lateral Insulated Gate Bipolar Transistor)는 LDMOS 트랜지스터보다 동작 속도가 느리지만, 전류 구동력이 큰 장점이 있으며, 바이폴라 트랜지스터 보다 동작 속도가 빠르고 회로 구성이 간단한 장점을 가지고 있다.When manufacturing a high voltage power IC, using an SOI substrate is simpler than using a bulk silicon substrate, but the VDMOS transistor has a large driving power, but there are more difficulties in manufacturing an IC than an LDMOS transistor. Therefore, SOI substrates and LDMOS transistors are mainly used to fabricate high voltage power ICs. In addition, LIGBT (Lateral Insulated Gate Bipolar Transistor) is slower than LDMOS transistor, but has the advantage of greater current driving power and has the advantages of faster operation speed and simpler circuit configuration than bipolar transistor.
LDMOS 트랜지스터는 드리프트로 활성 실리콘 층 전체를 사용하는 non-RESURF 형 LDMOS 트랜지스터와 상기 non-RESURF형 LDMOS 트랜지스터와 반대형의 불순물이 도입된 활성 영역에 드리프트를 형성하여 제작되는 RESURF형 LDMOS 트랜지스터로 나눌 수 있다.LDMOS transistors can be divided into non-RESURF type LDMOS transistors using the entire active silicon layer as drifts, and RESURF type LDMOS transistors formed by forming drifts in active regions into which impurities of the opposite type to the non-RESURF type LDMOS transistors are introduced. have.
도 1 및 도 2는 종래의 LDMOS 트랜지스터를 이용한 전력 IC의 단면도로서, 도 1은 종래의 RESURF형 LDMOS 트랜지스터를 이용한 전력 IC의 단면도이고, 도 2는 종래의 non-RESURF형 LDMOS 트랜지스터를 이용한 전력 IC의 단면도이다.1 and 2 are cross-sectional views of a power IC using a conventional LDMOS transistor, FIG. 1 is a cross-sectional view of a power IC using a conventional RESURF type LDMOS transistor, and FIG. 2 is a power IC using a conventional non-RESURF LDMOS transistor. It is a cross section of.
한편, 이러한 RESURF형 및 non-RESURF형 LDMOS 트랜지스터의 상세한 작동 원리 및 제조 방법은 권리권자가 '한국전자통신연구원'이고, 특허 명칭이 '제조 공정과 특성 제어가 용이한 전력 집적 회로 구조'(출원 번호 : 99-33494)인 선행 특허에 자세하게 서술되어 있으므로, 여기서는 간략하게만 소개하도록 한다.On the other hand, the detailed operation principle and manufacturing method of such RESURF type and non-RESURF type LDMOS transistors are the 'Korea Electronics and Telecommunications Research Institute', and the patent name 'Power integrated circuit structure for easy manufacturing process and characteristics control' (application) No. 99-33494, which is described in detail in the preceding patent, only a brief introduction here.
도 1 및 도 2에 나타낸 바와 같이 RESURF형 n- (또는 p-) LDMOS 트랜지스터를 제작하기 위하여 활성 실리콘 층을 모두 p-형(또는 n-형) 불순물로 도핑하고, non-RESURF형 n-(또는 p-) LDMOS 트랜지스터를 제작하기 위하여 활성 실리콘 층을 모두 n-형(3)(또는 p-형(2)) 불순물로 도핑하여야 한다. 도 1에 나타낸 바와 같이 SOI 기판과 트랜치 격리 기술을 이용한 종래의 전력 IC는 RESURF형 n-LDMOS 트랜지스터와 RESURF형 p-LDMOS 트랜지스터를 사용하거나 도 2에 나타낸 바와 같이 non-RESURF형 n-LDMOS 트랜지스터와 non-RESURF형 p-LDMOS 트랜지스터를 사용하고 있다.As shown in FIGS. 1 and 2, all active silicon layers are doped with p-type (or n-type) impurities and non-RESURF type n- (to manufacture a RESURF type n- (or p-) LDMOS transistor. Alternatively, all active silicon layers must be doped with n-type (3) (or p-type (2)) impurities to fabricate p-) LDMOS transistors. As shown in FIG. 1, a conventional power IC using an SOI substrate and trench isolation technology uses a RESURF type n-LDMOS transistor and a RESURF type p-LDMOS transistor, or a non-RESURF type n-LDMOS transistor as shown in FIG. A non-RESURF type p-LDMOS transistor is used.
도 1에 나타낸 RESURF형 n-LDMOS 트랜지스터와 RESURF형 p-LDMOS 트랜지스터를 이용한 종래의 전력 IC 제조 방법은 n-(또는 p-) LDMOS 트랜지스터를 제작하기 위하여 활성 실리콘층 전체를 저농도로 n-형(또는 p-형) 불순물을 도입시켜야 하는데 고온 열처리 공정을 포함하는 공정이 복잡해 지는 단점이 있다. 또한, 도 2에 나타낸 non-RESURF형 n-LDMOS 트랜지스터와 non-RESURF형 p-LDMOS 트랜지스터를 이용한 종래의 전력 IC를 제작할 때에도, non-RESURF형 p-LDMOS 트랜지스터의 특성을 최적화시키는 데 어려움이 있다.The conventional power IC manufacturing method using the RESURF type n-LDMOS transistor and the RESURF type p-LDMOS transistor shown in FIG. 1 has a low concentration of the entire active silicon layer in order to produce an n- (or p-) LDMOS transistor. Or a p-type) impurity, which has a disadvantage in that a process including a high temperature heat treatment process becomes complicated. In addition, even when manufacturing a conventional power IC using the non-RESURF type n-LDMOS transistor and the non-RESURF type p-LDMOS transistor shown in FIG. 2, there is a difficulty in optimizing the characteristics of the non-RESURF type p-LDMOS transistor. .
도 3은 종래의 SOI 기판과 트랜치 소자 격리 기술을 이용한 고전압 전력 IC의 단면도로서, 위에서 서술한 '제조 공정과 특성 제어가 용이한 전력 집적 회로구조'(출원 번호 : 99-33494)라는 선행 특허에서 제안하고 있는 고전압 전력 IC의 단면도이다.3 is a cross-sectional view of a high-voltage power IC using a conventional SOI substrate and trench isolation technology, in the prior patent entitled 'Power integrated circuit structure that facilitates the manufacturing process and characteristics control' (application number: 99-33494) described above. It is a sectional view of the proposed high voltage power IC.
본 선행 특허는 non-RESURF형 n-(또는 p-) LDMOS 트랜지스터와 RESURF형 p-(또는 n-) LDMOS 트랜지스터를 이용하여 전력 소자가 형성되는 활성 실리콘 층 모두에 한 종류 n-형(또는 p형) 불순물을 도입시켜 열처리하면 되고, n-LDMOS 트랜지스터와 p-LDMOS 트랜지스터의 특성을 최적화시켜 전력 IC 특성을 개선시킬 수 있는 장점이 있다. 그리고, LDMOS 트랜지스터에서 드레인 접합의 불순물을 n+(또는 p+)에서 p+(또는 n+)로 바꿈으로써 LIGBT 소자를 제작할 수 있다. 또한, LDMOS 트랜지스터와 같이 RESURF형 LIGBT 소자와 non-RESURF형 LIGBT 소자를 혼합하여 사용함으로써 전력 IC 공정을 간단히 하고, LIGBT 소자의 특성을 최적화시켜 전력 IC의 특성을 개선시킬 수 있는 장점이 있다.This prior patent discloses one type n-type (or p) in both active silicon layers in which power devices are formed using non-RESURF type n- (or p-) LDMOS transistors and RESURF type p- (or n-) LDMOS transistors. Type) impurity may be introduced and heat treated, and the characteristics of the n-LDMOS transistor and the p-LDMOS transistor may be optimized to improve the power IC characteristics. In the LDMOS transistor, the LIGBT device can be fabricated by changing the impurity of the drain junction from n + (or p + ) to p + (or n + ). In addition, by using a mixture of RESURF type LIGBT elements and non-RESURF type LIGBT elements such as LDMOS transistors, the power IC process can be simplified, and the characteristics of the power IC can be improved by optimizing the characteristics of the LIGBT device.
그러나, 이 방법에서도 고온에서 장시간 동안 열처리하는 공정인 깊은 웰을 형성하는 공정이 포함이 되어 있다는 문제점이 있다.However, this method also has a problem in that a process of forming a deep well, which is a process of heat treatment at a high temperature for a long time, is included.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 non-RESURF형 n-(또는 p-) LDMOS 트랜지스터와 RESURF형 p-(또는 n-) LDMOS 트랜지스터를 이용하여 전력 IC를 제작함에 있어서, 저전압 소자인 로직 CMOS를 제작하기 위하여 Twin-Well(쌍둥이-웰)을 사용하고 적절한 SOI 기판을사용하고, LDMOS 트랜지스터가 형성될 때, 필요한 깊은 우물(Deep Well)을 형성하는 공정을 제거함으로써, 기존의 공정보다 고온 열처리 공정을 획기적으로 줄여 공정을 간단히 하고 전력 소자의 특성을 최적화시키는 전력 집적 회로 제조 방법을 제공하기 위한 것이다.Accordingly, the present invention is to solve the above problems of the prior art, an object of the present invention is to use a non-RESURF type n- (or p-) LDMOS transistor and a RESURF type p- (or n-) LDMOS transistor. In the fabrication of power ICs, we use Twin-Well (Twin-Well) and a suitable SOI substrate to fabricate the logic CMOS, which is a low-voltage device, and the deep wells required when LDMOS transistors are formed. By removing the process to form, it is to provide a method for manufacturing a power integrated circuit that significantly reduces the high temperature heat treatment process than the existing process to simplify the process and optimize the characteristics of the power device.
도 1 및 도 2는 종래의 LDMOS 트랜지스터를 이용한 전력 IC의 단면도로서, 도 1은 종래의 RESURF형 LDMOS 트랜지스터를 이용한 전력 IC의 단면도이고, 도 2는 종래의 non-RESURF형 LDMOS 트랜지스터를 이용한 전력 IC의 단면도이고,1 and 2 are cross-sectional views of a power IC using a conventional LDMOS transistor, FIG. 1 is a cross-sectional view of a power IC using a conventional RESURF type LDMOS transistor, and FIG. 2 is a power IC using a conventional non-RESURF LDMOS transistor. It is a section of
도 3은 종래의 SOI 기판과 트랜치 소자 격리 기술을 이용한 고전압 전력 IC의 단면도이고,3 is a cross-sectional view of a high voltage power IC using a conventional SOI substrate and trench element isolation techniques;
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 전력 IC 제조 방법을 나타낸 공정도이다.4A through 4B are flowcharts illustrating a method of manufacturing a power IC according to an embodiment of the present invention.
※ 도면의 주요부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※
1 : 실리콘 기판 2 : 깊은 p-우물(또는 p형 실리콘)1: silicon substrate 2: deep p-well (or p-type silicon)
3 : 깊은 n-우물(또는 n형 실리콘) 4 : n-LDMOS 트랜지스터용 p-우물3: deep n-well (or n-type silicon) 4: p-well for n-LDMOS transistor
5 : p-LDMOS 트랜지스터용 n-우물 6 : n-MOSFET 용 p-우물5: n-well for p-LDMOS transistors 6: p-well for n-MOSFETs
7 : p-MOSFET 용 n-우물 8 : n-드리프트7: n-well for p-MOSFET 8: n-drift
9 : p-드리프트 10 : 보조 n-드리프트9: p-drift 10: secondary n-drift
11 : 보조 p-드리프트 12 : n+접합11: secondary p-drift 12: n + junction
13 : p+접합 14 : 보조 p+접합13: p + junction 14: auxiliary p + junction
20 : 게이트 다결정 실리콘 21 : 트랜치용 다결정 실리콘20: gate polycrystalline silicon 21: trench polycrystalline silicon
22 : SOI 층간 산화막 23 : 트랜치용 산화막22: SOI interlayer oxide film 23: trench oxide film
24 : 필드 산화막 25 : 절연막24: field oxide film 25: insulating film
26 : 산화막 27 : 스페이서(Spacer) 절연막26 oxide film 27 spacer insulating film
30 : n-LDMOS 트랜지스터의 소스 전극30: source electrode of n-LDMOS transistor
31 : n-LDMOS 트랜지스터의 드레인 전극31: drain electrode of n-LDMOS transistor
32 : p-LDMOS 트랜지스터의 소스 전극32: source electrode of p-LDMOS transistor
33 : p-LDMOS 트랜지스터의 드레인 전극33: drain electrode of p-LDMOS transistor
상기한 목적을 달성하기 위한 본 발명에 따르면, SOI(Silicon - On - Insulator)를 이용한 RESURF(REduced - SURface Field) LDMOS(Lateral Double - diffused MOS) 트랜지스터, 상기 RESURF LDMOS 트랜지스터와 반대 타입의 non-RESURF LDMOS 트랜지스터 및 로직(Logic) CMOS를 포함하는 전력 집적 회로 제조 방법에 있어서, 상기 저전압 소자인 로직 CMOS와 고전력 소자인 LDMOS 트랜지스터가 형성되는 영역이 같은 불순물 형으로 도핑된 실리콘 기판을 사용하여 제작하는 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.According to the present invention for achieving the above object, a RESURF (Reduced-SURface Field) LDMOS transistor using a silicon-on-insulator (SOI), non-RESURF of the opposite type to the RESURF LDMOS transistor A method for manufacturing a power integrated circuit including an LDMOS transistor and a logic CMOS, the method comprising: fabricating a silicon substrate doped with the same impurity type in a region where the low voltage device logic CMOS and the high power device LDMOS transistor are formed. A power integrated circuit manufacturing method is provided.
또한, SOI를 이용한 제 1 LIGBT(Lateral Insulated Gate Bipolar Transistor), 상기 제 1 LIGBT와 반대 타입의 제 2 LIGBT 및 로직 CMOS를 포함하는 전력 집적 회로 제조 방법에 있어서, 상기 저전압 소자인 로직 CMOS, 고전력 소자인 제 1 LIGBT 및 제 2 LIGBT가 형성되는 영역이 같은 불순물 형으로 도핑된 실리콘 기판을 사용하여 제작하는 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.In addition, a power integrated circuit manufacturing method including a first LIGBT (Lateral Insulated Gate Bipolar Transistor) using a SOI, a second LIGBT and a logic CMOS opposite to the first LIGBT, wherein the low voltage device is a logic CMOS or a high power device. A method for manufacturing a power integrated circuit is provided, wherein the region where the first and second LIGBTs are formed is fabricated using a silicon substrate doped with the same impurity type.
또한, SOI를 이용한 LIGBT, 상기 LIGBT와 반대 타입의 LDMOS 및 로직(Logic)CMOS를 포함하는 전력 집적 회로 제조 방법에 있어서, 상기 저전압 소자인 로직 CMOS, 고전력 소자인 LIGBT 및 LDMOS가 형성되는 영역이 같은 불순물 형으로 도핑된 실리콘 기판을 사용하여 제작하는 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.In addition, in a method for fabricating a power integrated circuit including a LIGBT using an SOI, an LDMOS of opposite type to the LIGBT, and a logic CMOS, the areas in which the low voltage device logic CMOS and the high power device LIGBT and LDMOS are formed are the same. A power integrated circuit fabrication method is provided, which is fabricated using an impurity doped silicon substrate.
또한, 불순물이 도핑된 기판(1) 위에 SOI 층간 절연막(22)을 도포한 후, 소자가 제작되는 영역에 불순물이 도핑된 SOI 웨이퍼(3)를 적층시키는 제 1 단계; 제 1 LDMOS 트랜지스터의 우물(4), 제 1 드리프트(10), 상기 제 1 LDMOS 트랜지스터와 반대 타입의 제 2 LDMOS 트랜지스터의 우물(5), 제 2 드리프트(9) 및 로직 CMOS의 우물(6, 7)을 형성하는 제 2 단계; 상기 제 2 드리프트(11)에 이온 주입법을 이용하여 보조 드리프트를 형성하는 제 3 단계; 상기 제 1 LDMOS, 상기 제 2 LDMOS 및 상기 로직 CMOS를 전기적으로 격리시키는 트렌치를 형성하는 제 4 단계; 및 상기 제 1 LDMOS, 상기 제 2 LDMOS 및 상기 로직 CMOS가 정의된 영역에 통상의 방법으로 RESURF LDMOS, non-RESURF LDMOS 및 로직 CMOS를 각각 형성시키는 제 5 단계; 를 포함하여 이루어진 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.In addition, a first step of applying the SOI interlayer insulating film 22 on the substrate (1) doped with impurities, and then stacking the SOI wafer (3) doped with impurities in the region where the device is fabricated; The well 4 of the first LDMOS transistor, the first drift 10, the well 5 of the second LDMOS transistor of the type opposite to the first LDMOS transistor, the second drift 9, and the well 6 of the logic CMOS. 7) forming a second step; A third step of forming an auxiliary drift in the second drift (11) by using an ion implantation method; Forming a trench that electrically isolates the first LDMOS, the second LDMOS, and the logic CMOS; And a fifth step of forming RESURF LDMOS, non-RESURF LDMOS, and logic CMOS, respectively, in a conventional manner in areas where the first LDMOS, the second LDMOS, and the logic CMOS are defined; Provided is a method for manufacturing a power integrated circuit comprising a.
또한, 불순물이 도핑된 기판(1) 위에 SOI층간 절연막(22)을 도포한 후, 소자가 제작되는 영역에 불순물이 도핑된 SOI 웨이퍼(3)를 적층시키는 제 1 단계; 제 1 LIGBT의 우물(4), 제 1 드리프트(10), 상기 제 1 LIGBT와 반대 타입의 제 2 LIGBT의 우물(5), 제 2 드리프트(9) 및 로직 CMOS의 우물(6, 7)을 형성하는 제 2 단계; 상기 제 2 드리프트(11)에 이온 주입법을 이용하여 보조 드리프트를 형성하는 제 3 단계; 상기 제 1 LIGBT, 상기 제 2 LIGBT 및 상기 로직 CMOS를 전기적으로 격리시키는 트렌치를 형성하는 제 4 단계; 및 상기 제 1 LIGBT, 상기 제 2 LIGBT 및 상기 로직 CMOS가 정의된 영역에 통상의 방법으로 LIGBT 및 로직 CMOS를 각각 형성시키는 제 5 단계; 를 포함하여 이루어진 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.In addition, a first step of applying the SOI interlayer insulating film 22 on the substrate (1) doped with impurities, and then stacking the SOI wafer (3) doped with impurities in the region where the device is fabricated; The well 4 of the first LIGBT, the first drift 10, the well 5 of the second LIGBT of the type opposite to the first LIGBT, the second drift 9 and the wells 6, 7 of the logic CMOS. Forming a second step; A third step of forming an auxiliary drift in the second drift (11) by using an ion implantation method; Forming a trench to electrically isolate the first LIGBT, the second LIGBT, and the logic CMOS; And a fifth step of respectively forming a LIGBT and a logic CMOS in a region in which the first LIGBT, the second LIGBT, and the logic CMOS are defined; Provided is a method for manufacturing a power integrated circuit comprising a.
또한, 불순물이 도핑된 기판(1) 위에 SOI 층간 절연막(22)을 도포한 후, 소자가 제작되는 영역에 불순물이 도핑된 SOI 웨이퍼(3)를 적층시키는 제 1 단계; LIGBT의 우물(4), 제 1 드리프트(10), 상기 LIGBT와 반대 타입의 LDMOS의 우물(5), 제 2 드리프트(9) 및 로직 CMOS의 우물(6, 7)을 형성하는 제 2 단계; 상기 제 2 드리프트(11)에 이온 주입법을 이용하여 보조 드리프트를 형성하는 제 3 단계; 상기 LIGBT, 상기 LDMOS 및 상기 로직 CMOS를 전기적으로 격리시키는 트렌치를 형성하는 제 4 단계; 및 상기 LIGBT, 상기 LDMOS 및 상기 로직 CMOS가 정의된 영역에 통상의 방법으로 LIGBT, LDMOS 및 로직 CMOS를 각각 형성시키는 제 5 단계; 를 포함하여 이루어진 것을 특징으로 하는 전력 집적 회로 제조 방법이 제공된다.In addition, a first step of applying the SOI interlayer insulating film 22 on the substrate (1) doped with impurities, and then stacking the SOI wafer (3) doped with impurities in the region where the device is fabricated; A second step of forming a well (4) of LIGBT, a first drift (10), a well (5) of LDMOS, a second drift (9) and a well of logic CMOS (6, 7) opposite types of LIGBT; A third step of forming an auxiliary drift in the second drift (11) by using an ion implantation method; Forming a trench that electrically isolates the LIGBT, the LDMOS, and the logic CMOS; And a fifth step of forming LIGBT, LDMOS, and logic CMOS, respectively, in a conventional manner in a region where the LIGBT, the LDMOS, and the logic CMOS are defined; Provided is a method for manufacturing a power integrated circuit comprising a.
낮은 전압에서 동작하는 로직 CMOS를 제작하기 위하여는 쌍둥이-웰을 사용하면 고전압 소자에 사용되는 것과 같은 형의 불순물을 사용할 수 있다. 따라서, 처음에 사용되는 SOI 기판을 적절히 사용하면, 저농도로 불순물이 도핑되는 깊은 웰을 형성하는 공정을 제거할 수 있음으로써, 기존의 전력 IC를 제작하는데 있어서 가장 큰 어려운 공정인 고온에서 장시간 열처리하는 공정을 획기적으로 개선시킬 수 있다. 본 발명에서는 이러한 아이디어를 이용한 전력 집적 회로 제조 방법을 제시한다.Twin-wells can be used to fabricate logic CMOS operating at low voltages, allowing the use of impurities of the same type used in high voltage devices. Therefore, the proper use of the first SOI substrate can be used to eliminate the process of forming a deep well doped with impurities at low concentrations, thereby prolonging heat treatment at a high temperature, which is the biggest difficult process in manufacturing a conventional power IC. The process can be dramatically improved. The present invention proposes a method for manufacturing a power integrated circuit using this idea.
이하, 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 전력 집적 회로 제조 방법을 보다 상세하게 설명하기로 한다.Hereinafter, a method for manufacturing a power integrated circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 전력 IC 제조 방법을 나타낸 공정도로서, 그 공정 별로 도 4a부터 도 4k까지 구분하여 나타내었는데, 이들을 참조하여 본 발명을 설명한다.4A to 4B are process charts illustrating a power IC manufacturing method according to an exemplary embodiment of the present invention. The processes are shown in FIG. 4A to FIG. 4K for each process.
먼저, 도 4a는 non-RESURF n-LDMOS 트랜지스터, RESURF p-LDMOS 트랜지스터, CMOS 소자로 구성된 전력 IC를 제조하기 위하여 n형(또는 p형) 불순물이 도입된 실리콘 기판(1) 위에 1 ~ 5 μm 절연막(22)을 도포하고, 소자가 제작되는 영역에 n형(또는 p형) 불순물이 도입되고, 비저항이 0.01 ~ 100 Ωcm이며 두께가 0.5~20 μm인 실리콘층(3)으로 이루어져 있는 SOI 웨이퍼를 기판으로 사용한다. 100~1000 A 두께의 산화막을 형성한 후에 n-LDMOS 트랜지스터용 p-우물 마스크를 이용하여 이온 주입되는 부분을 정의하고 p형 불순물(B, BF2)를 주입한 공정을 수행한다.First, FIG. 4A shows 1 to 5 μm on a silicon substrate 1 into which n-type (or p-type) impurities are introduced to manufacture a power IC composed of a non-RESURF n-LDMOS transistor, a RESURF p-LDMOS transistor, and a CMOS device. An SOI wafer made of a silicon layer 3 having an insulating film 22 coated thereon, n-type (or p-type) impurities introduced into a region where a device is fabricated, and having a specific resistance of 0.01 to 100 Ωcm and a thickness of 0.5 to 20 μm. Is used as the substrate. After forming an oxide film having a thickness of 100 to 1000 A, a portion to be ion implanted is defined using a p-well mask for an n-LDMOS transistor, and a process of implanting p-type impurities (B and BF 2 ) is performed.
도 4b는 도4a에 이어서 마스크를 이용하여 이온 주입되는 부분을 정의하고 n형 불순물(P, As) 또는 p형 불순물(B, BF2)를 주입하고 열처리하여 n-LDMOS 트랜지스터의 우물(4)과 보조 n-드리프트(10), p-LDMOS 트랜지스터의 우물(5)과 p-드리프트(9), 그리고 CMOS의 p-우물(6)과 n-우물(7)을 형성한 후의 단면도를 나타낸다.FIG. 4B defines a portion to be ion implanted using a mask subsequent to FIG. 4A, and implants and heat-treats n-type impurities (P, As) or p-type impurities (B, BF 2 ) and the well 4 of the n-LDMOS transistor. And cross-sectional views after forming the auxiliary n-drift 10, the well 5 and p-drift 9 of the p-LDMOS transistor, and the p-well 6 and n-well 7 of CMOS.
도 4c는 보조 p-드리프트 마스크를 사용하여 노광 작업 후, p형 불순물(B 또는 BF2)을 1.0 x 1011~ 1.0 x 1014cm-2만큼 이온 주입하고 고온 열처리하여 p-LDMOS트랜지스터의 보조 p-드리프트(11)를 형성하는 공정 단계를 나타낸 것이다.FIG. 4C shows that after the exposure operation using the auxiliary p-drift mask, ion implanted p-type impurities (B or BF 2 ) by 1.0 × 10 11 to 1.0 × 10 14 cm −2 and subjected to high temperature heat treatment to assist the p-LDMOS transistor. Process steps for forming the p-drift 11 are shown.
도 4d는 트랜치 소자 격리를 위하여 저온으로 2000 ~ 10000 A 두께의 산화막(26)을 증착하고 트랜치 마스크를 사용하여 포토 작업을 하여 1~3 μm 폭의 패턴을 형성하고 산화막을 이방성 건식 식각법으로 식각한 다음 감광막을 제거하고 산화막을 마스크로 사용하여 SOI 층간 산화막(22)까지 실리콘을 식각한 후, 산화막을 200 ~ 1000 A 성장시킨 후에 저압 화학 증착법으로 산화막을 2000 ~ 10000 A 두께의 산화막(23)을 증착하고, 열처리후에 화학 증착법으로 다결정 실리콘을 2000 ~ 10000 A 두께로 증착하는 공정 단면도를 나타낸 것이다.FIG. 4D shows an oxide film 26 having a thickness of 2000 to 10000 A at a low temperature for isolation of the trench device, and a photolithography using a trench mask to form a pattern having a width of 1 to 3 μm, and etching the oxide film by anisotropic dry etching. Then, the photoresist was removed, and silicon was etched to the SOI interlayer oxide film 22 using the oxide film as a mask. After the oxide film was grown to 200 to 1000 A, the oxide film was deposited to a thickness of 2000 to 10000 A by low pressure chemical vapor deposition. After the deposition, and heat treatment is shown a cross-sectional view of the deposition of polycrystalline silicon to a thickness of 2000 ~ 10000 A by chemical vapor deposition.
도 4e는 CMP(Chemical Mechanical Polishing) 방법으로 실리콘 위의 다결정실리콘을 연마시켜 실리콘 표면을 평탄화시킨 후, 산화막(26)을 제거한 공정 단면도이다. 이 공정을 수행함으로써 LDMOS 트랜지스터와 CMOS에 필요한 우물과 드리프트 등이 모두 형성되고 각각의 LDMOS 트랜지스터와 로직 CMOS의 격리가 완전히 이루어진다.FIG. 4E is a cross-sectional view of the process of removing the oxide layer 26 after polishing the polysilicon on silicon to planarize the silicon surface by a chemical mechanical polishing (CMP) method. By doing this, all the wells and drift required for the LDMOS transistors and CMOS are formed, and the isolation of each LDMOS transistor and logic CMOS is completely achieved.
도 4f는 각각의 소자를 전기적으로 격리시키기 위하여 100 ~ 1000 A 두께의 산화막을 성장시킨 후에 500 ~ 3000 A 두께의 질화막을 화학 증착법으로 증착시키고, 활성 영역을 정의하는 마스크로 포토 작업을 한 후, 이방성 건식 식각법으로 질화막을 식각한 다음, n-LDMOS 트랜지스터와 CMOS 소자가 형성되는 영역에 있는 필드 산화막의 문턱 전압을 조절하기 위하여 포토 작업 후에 p형 불순물(B 또는 BF2)을 1.0 x 1013~ 1.0 x 1014cm-2만큼 이온주입하고, p-LDMOS 트랜지스터의 소스부분을 위하여 보조 소스 마스크로 포토 작업후에 p-형 불순물(B 또는 BF2, 41)을 1.0 x 1013~ 1.0 x 1015cm-2만큼 이온 주입한 공정 단면도를 나타낸 것이다.FIG. 4F illustrates that after growing an oxide film having a thickness of 100 to 1000 A in order to electrically isolate each device, a nitride film having a thickness of 500 to 3000 A is deposited by chemical vapor deposition, and after photo operation with a mask defining an active region, After etching the nitride film by anisotropic dry etching, p-type impurity (B or BF 2 ) is 1.0 x 10 13 after photo operation to adjust the threshold voltage of the field oxide film in the region where the n-LDMOS transistor and the CMOS element are formed. ~ 1.0 x 10 14 cm -2 ion implantation and p-type impurity (B or BF 2 , 41) is 1.0 x 10 13 ~ 1.0 x 10 after photo operation with auxiliary source mask for source part of p-LDMOS transistor It shows a cross-sectional view of the ion implanted by 15 cm -2 .
도 4g는 LOCOS(LOCalized Oxidation of Silicon) 방법으로 3000 ~ 10000 A 두께의 필드 산화막을 성장시킨 후의 공정 단면도를 나타낸 것이다. 여기에서 P-LDMOS 트랜지스터의 보조 소스 접합(14)이 형성되었음을 알 수 있다.4G is a cross-sectional view of a process after growing a field oxide film with a thickness of 3000 to 10000 A by a LOCalized Oxidation of Silicon (LOCOS) method. Here, it can be seen that the auxiliary source junction 14 of the P-LDMOS transistor is formed.
도 4h는 게이트를 형성하고, LDD(Lightly Doped Drain)를 형성하기 위하여 화학 증착법으로 1000 ~ 5000 A 두께의 산화막을 증착한 공정 단면도를 나타낸 것으로, 도 4g의 질화막을 습식 식각 방법으로 제거하고, 희생 산화막을 100 ~ 1000 A 성장시킨 후에 문턱 전압 조절용 포토 작업 후, p형 불순물(B, BF2)을 5.0 x 1011~ 1.0 x 1013cm-2만큼 이온 주입하고, 희생 산화막을 습식 식각법으로 제거하며, 게이트 산화막을 100 ~ 1000 A 정도 성장시킨 후에 화학 증착법으로 2000 ~ 6000 A 두께의 다결정 실리콘막을 증착시키고, POCl3또는 이온 주입 방법을 이용하여 다결정 실리콘에 인(P), 붕소(B), 비소(As)를 도입시킨다. 그 후, 게이트 전극 마스크를 사용하여 포토 작업을 수행한 후에 건식 식각법으로 다결정 실리콘을 식각하여 다결정 실리콘 게이트 전극(20)을 형성한다. LDD를 형성하기 위하여 n-MOSFET 또는 n-LDMOS 트랜지스터의 LDD 마스크로 포토 작업을 수행한 다음 인(또는 비소) 이온을 1.0 x 1012~ 1.0 x 1014cm-2까지 이온 주입 시키고, 광각막을 제거하고 다시p-MOSFET 또는 p-LDMOS 트랜지스터의 LDD 마스크로 포토 작업을 수행한 다음 붕소(또는 BF2) 이온을 1.0x1012~ 1.0x1014cm-2까지 이온 주입 시키고 화학 증착법으로 산화막을 증착시킨다.FIG. 4h is a cross-sectional view illustrating a process of depositing an oxide film having a thickness of 1000 to 5000 A by chemical vapor deposition to form a gate and forming a lightly doped drain (LDD). The nitride film of FIG. 4g is removed by a wet etching method and sacrificed. After the oxide film is grown to 100-1000 A, the photovoltaic work for the threshold voltage is adjusted, followed by ion implantation of p-type impurities (B, BF 2 ) by 5.0 x 10 11 to 1.0 x 10 13 cm -2 , and the sacrificial oxide film is wet-etched. After the gate oxide is grown to about 100 to 1000 A, a polycrystalline silicon film having a thickness of 2000 to 6000 A is deposited by chemical vapor deposition, and phosphorus (P) and boron (B) are formed on the polycrystalline silicon using POCl 3 or ion implantation. Arsenic (As) is introduced. Thereafter, after the photo operation is performed using the gate electrode mask, the polycrystalline silicon is etched by dry etching to form the polycrystalline silicon gate electrode 20. To form the LDD, the photo operation is performed with the LDD mask of the n-MOSFET or n-LDMOS transistor, and then ion implanted with phosphorus (or arsenic) ions from 1.0 x 10 12 to 1.0 x 10 14 cm -2 , and the wide-angle film is removed After performing photo operation with the LDD mask of the p-MOSFET or p-LDMOS transistor, boron (or BF 2 ) ions are implanted to 1.0x10 12 to 1.0x10 14 cm -2 and the oxide film is deposited by chemical vapor deposition.
도 4i는 도 4h에서 이방성 건식 식각법으로 스페이서(Spacer) 산화막(27)을 식각한 공정 단면도를 나타낸 것으로, 다결정 실리콘 전극(20) 옆에 절연막 스페이서가 형성되어 있다.FIG. 4I is a cross-sectional view illustrating a process of etching the spacer oxide layer 27 by anisotropic dry etching in FIG. 4H, and an insulating layer spacer is formed next to the polycrystalline silicon electrode 20.
도 4j는 n+소스/드레인 마스크를 사용하여 포토 작업을 수행 후에 비소 또는 인을 1.0 x 1015~ 1.0 x 1016cm-2만큼 이온 주입한 다음 감광막을 제거하고, p+소스/드레인 마스크를 사용하여 포토 작업을 수행하고, 붕소(또는 BF2)를 1.0 x 1015~ 1.0 x 1016cm-2만큼 이온 주입하고 감광막을 제거한 후에 화학 증착법으로 3000 ~ 10000 A 두께의 절연막(25)을 증착하고 열처리후의 공정 단면도를 나타낸 것이다.4J shows that after performing photo operation using an n + source / drain mask, ion implanted arsenic or phosphorus by 1.0 × 10 15 to 1.0 × 10 16 cm −2 , then removing the photoresist, and removing the p + source / drain mask. A photo operation using the same, ion implantation of boron (or BF 2 ) by 1.0 x 10 15 to 1.0 x 10 16 cm -2 , removing the photoresist film, and then depositing an insulating film 25 having a thickness of 3000 to 10000 A by chemical vapor deposition. And a cross-sectional view of the process after heat treatment.
도 4k는 접촉(Contact) 마스크를 사용하여 포토 작업을 수행한 다음 습식법(또는 건식 식각법)으로 절연막을 식각하고 열처리한 다음 금속을 증착한 후에 일반적인 반도체 공정으로 금속 배선을 형성하고 열처리한 후의 공정 단면도를 나타낸 것이다.FIG. 4K illustrates a process after etching a heat insulating film by a wet method (or a dry etching method) using a contact mask, followed by etching and heat treatment of an insulating film, and then depositing a metal. The cross section is shown.
한편, 도 4k에서 n-LDMOS 트랜지스터의 드레인 접합(12) 대신에 p+접합을대치하면 n-LIGBT가 되며, p-LDMOS 트랜지스터의 드레인 접합(13) 대신에 n+접합을 형성하면 p-LIGBT가 된다. IGBT 소자는 바이폴라 트랜지스터의 단점인 회로 구성이 복잡하고 동작 속도가 느린 단점을 해결하고, DMOS의 단점인 저전력 문제를 해결한 소자이다. 따라서, LDMOS 트랜지스터와 비슷한 구조를 가지는 LIGBT도 non-RESURF형 LIGBT 소자와 RESURF형 LIGBT 소자를 혼합하거나 LDMOS 트랜지스터와 LIGBT를 혼합하여 전력 IC를 제작하면 공정을 간단히 하고 IC를 최적화시킬 수 있다.On the other hand, in FIG. 4K, if p + junction is replaced instead of the drain junction 12 of the n-LDMOS transistor, n-LIGBT becomes. If n + junction is formed instead of the drain junction 13 of the p-LDMOS transistor, p-LIGBT Becomes The IGBT device solves the shortcomings of the bipolar transistor, which is complicated in circuit configuration and slow operation speed, and solves the low power problem of the DMOS. Therefore, the LIGBT, which has a structure similar to that of the LDMOS transistor, can be manufactured by mixing a non-RESURF type LIGBT device and a RESURF type LIGBT device or by mixing the LDMOS transistor and the LIGBT to simplify the process and optimize the IC.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
이상과 같이 본 발명에 의해 제작되는 고전력 IC는 적절한 SOI 기판을 사용하여 non-RESURF n-LDMOS 트랜지스터(RESURF p-LDMOSFET)와 RESURF p-LDMOS 트랜지스터(non-RESURF p-LDMOS 트랜지스터)를 혼합하여 사용함으로써, 종래의 방법에서피할 수 없는 고온에서 장시간동안 열처리하여 형성하는 저농도로 불순물이 도핑되는 깊은 웰을 형성하는 공정을 제거할 수 있기 때문에 전력 IC 제작 공정에서 가장 어려운 고온 열처리 공정을 획기적으로 줄여서 공정이 간단할 뿐만 아니라 n-LDMOS 트랜지스터와 p-LDMOS 트랜지스터의 특성을 최적화시켜서 전력 IC의 특성을 향상시킬 수 있는 효과가 있다.As described above, the high-power IC manufactured by the present invention uses a non-RESURF n-LDMOS transistor and a RESURF p-LDMOS transistor by using an appropriate SOI substrate. By eliminating the process of forming a deep well doped with impurities at a low concentration, which is formed by heat treatment for a long time at a high temperature, which is unavoidable in the conventional method, the high temperature heat treatment process that is the most difficult in the power IC manufacturing process is drastically reduced. Not only is this simple, it also has the effect of improving the characteristics of the power IC by optimizing the characteristics of the n-LDMOS and p-LDMOS transistors.
또한, 본 발명에서 LDMOS 트랜지스터 대신에 LIGBT 소자를 적용하거나 또는LDMOS 트랜지스터와 LIGBT를 혼합하여 사용함으로써 기존의 방법보다 공정이 간단하고 최적의 특성을 가지는 고전력 IC를 제작할 수 있는 효과가 있다.In addition, in the present invention, by applying a LIGBT device in place of the LDMOS transistor or using a mixture of the LDMOS transistor and the LIGBT, the process is simpler than the conventional method, and thus, a high power IC having optimal characteristics can be manufactured.
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|---|---|---|---|---|
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| CN102231389A (en) * | 2011-05-27 | 2011-11-02 | 四川长虹电器股份有限公司 | P type metal oxide semiconductor transistor for plasma display panel (PDP) driving chip |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120531 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |