KR20020048774A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 개선된 제조 방법이 제안된다. 스토리지 노드를 형성하기 위한 공정을 수행 중 이후에 형성될 톱 플레이트 중 콘택이 형성될 자리에 미리 예비 콘택을 형성된다. 상기 스토리지 노드 및 상기 예비 콘택 상에는 이어서 상기 톱플레이트층이 형성된다. 상기 톱 플레이트층을 패터닝 한 후 상기 톱 플레이트층 및 상기 스토리지 노드의 노출된 물질상에 절연막이 형성된다. 그리고나서, 상기 절연막 상에서 상기 예비 콘택의 위치에 금속 콘택을 형성하기 위한 패터닝 공정 수행된다. 따라서 안정적인 접촉 면적과 RF 전체 세정 방법의 효율을 증대 시키고 안정적으로 상기 톱 플레이트측에서 콘택 저항을 확보할 수 있게 된다.

Description

반도체 장치의 제조 방법{Method for fabricating of semiconductor device}
최근 반도체 공정에서 개발 진행 중인 톱 플레이트(top plate) 상에 0.10 마이크로 미터 기술의 금속 콘택 저항을 확보하는데 큰 어려움이 많다. 현재 개발중인 모듈 영역(module lot)의 저항이 설계 조건을 만족시키기가 상당히 어려운 상황이다.
전술한 바와 같이, 현재 개발 중인 0.10 또는 0.13 마이크로 미터급 장치의 제조중 MLM 공정을 수행할 시, 톱 플레이트 상에서의 금속 저항의 확보가 상당한 문제점으로 부각되고 있다.
현재 톱 플레이트의 전극에서의 금속의 접촉 방법에 따르면, 셀 지역에는 콘택이 존재하지 않고 주변 지역으로 톱 플레이트의 전극을 연장 형성하는 것에 의해 상기 주변 지역에만 콘택이 존재한다.
상기 톱 플레이트의 전극으로서 TiCl4를 이용한 화학 증착 방법(이하에서 CVD)으로 TiN을 증착한다 이어서, 물리 기상 증착법(PVD)으로 증착한 TiN을 이용하여 나머지 원하는 두께의 전극을 형성한다.
상기 금속 콘택은 현재 텅스텐 비트 라인위로 형성되어 있기 때문에 상대적으로 윗쪽에 위치하고 있는 톱 플레이트의 경우 상기 금속 콘택이 상기 톱 플레이트를 완전히 관통하여 상기 톱 플레이트는 상기 금속 콘택의 측면과 접촉하게 된다. 바로 이러한 점이 상기 톱 플레이트의 콘택 저항에 상당한 문제점으로 작용하고 있다.
현재 금속 콘택의 세정 방법으로는 RF(고주파) 플라즈마를 이용한 드라이 크리닝(dry cleaning)이 사용되고 있는데, 이 경우 상기 드라이 크리닝의 특성상 아르곤 이온의 직진성으로 인하여 상기 금속 콘택의 바닦측에 위치된 텅스텐 비트 라인의 경우에는 상당한 크리닝 효과를 갖는 반면 측면으로 접촉하고 있는 상기 톱 플레이트의 경우에는 거의 크리닝 효과가 없는 것으로 밝혀지고 있다.
도1a는 종래 방법으로 형성된 톱 플레이트와 금속 콘택의 관계를 보여주는 단면도이다. 도1b는 도1의 영역L의 확대도이다.
도1에 나타낸 바와 같이, 상기 금속 콘택에 의해 관통된 상기 톱 플레이트의 측면은 V-노치(notch) 형상의 접촉면을 형성한다. 이때, 상기 V-노치 형상의 면적이 넓을수록 콘택 면적이 늘어 상기 저항이 감소하게 되며, 또한 후속되는 금속 콘택의 메몰 금속(buried metal)을 증착할 시 IMP(Ion Metal Plasma)법의 Ti가 너무 많이 증착되어 저항이 감소되는 효과를 갖을 수 있다.
그러나, 종래 세정 방법으로서, RF 드라이 크리닝의 경우 아르곤 이온의 직진성으로 인하여 상기 V-노치 형상의 톱 플레이트의 콘택면에 상기 아르곤 이온이 공격을 하여 상기 콘택의 단면적을 감소 시키기 된다. 따라서, 저항이 증대되는 원인이 된다.
또한, 장비내 RF 드라이 크리닝 챔버의 구성상 웨이퍼 중간 부분에서의 에치율이 빨라서, 그 부분에서 집중적으로 이온들의 공격이 발생할 수 있다. 따라서, 상기 웨이퍼 전체의 저항 균일성면에 있어서 심각한 문제점을 나타내고 있다.
도2내지 도6은 종래 방법에 따른 반도체 장치의 제조 공정을 보여주는 단면도들이다.
도2는 스토리지 노드를 형성하는 공정 까지를 나타낸 것이고, 도3은 상기 스토리지 노드상에 톱 플레이트를 형성하는 공정 까지를 나타낸 것이다. 도4는 상기 톱 플레이트를 형성한 후 ILD(Inter Layer Dielectric)층(3)을 증착할 때 까지의 공정을 보여주는 단면도이며, 도5는 상기 ILD층(3)의 형성후 에치 공정을 수행하여 금속 콘택(4)을 형성한 상태의 단면도이다. 도5에 나타낸 바와 같이, 상기 금속 콘택(4)은 상기 톱 플레이트(2)를 관통하여 지나간다.
상기 문제점에 대한 대안으로서 BOE(Buffered Oxide etchant)를 이용한 습식 크리닝의 경우 상기 금속 콘택의 싸이즈가 감소함에 따라 세정 효과가 급속히 감소하는 현상이 발생된다. 또한, 상기 측면에서의 바우잉(bowing) 현상으로 인해, 이 크리닝 방법을 현재의 미세 장치에 적용하는데는 한계가 있다.
종래 세정 방법으로서, RF 드라이 크리닝의 경우 아르곤 이온이 공격을 하여 상기 콘택의 단면적을 감소 시키기 된다. 따라서, 저항이 증대되는 원인이 된다.
또한, 웨이퍼 중간 부분에서 집중적으로 이온들의 공격이 발생할 수 있다. 따라서, 상기 웨이퍼 전체의 저항 균일성면에 있어서 심각한 문제점을 나타내고 있다.
상기 BOE(Buffered Oxide etchant)를 이용한 습식 크리닝의 경우 상기 금속 콘택의 싸이즈가 감소함에 따라 세정 효과가 급속히 감소하고 측면에서의 바우잉(bowing) 현상으로 인해, 이 크리닝 방법을 현재의 미세 장치에 적용하는데는 한계가 있다.
본 발명의 목적은 이러한 문제를 해결하여 콘택 프로파일을 이용하여 톱 플레이트에서의 저항을 개선하는 방법을 제공하는데 있다.
도1a는 종래 방법으로 형성된 톱 플레이트와 금속 콘택의 관계를 보여주는 단면도이다.
도1b는 도1a의 영역L의 확대도이다.
도2내지 도6은 종래 방법에 따른 반도체 장치의 제조 공정을 보여주는 단면도들이다.
도7내지 도12는 본 발명에 따른 반도체 장치의 제조 공정을 보여주는 단면도들이다.
도면의 주요부분에 대한 부호의 설명
10:에치 스톱층 11:스토리지 노드
12:예비 콘택 13: 톱 플레이트
14:절연막 15:금속 콘택
16:금속 플러그 17:금속 라인
상기 목적을 달성하기 위하여, 본 발명에서는 현재 톱 플레이트의 전극으로 사용되는 TiCl4의 우수한 스텝 커버리지(step coverage)를 이용하여 근본적으로 톱 플레이트의 저항을 확보한다.
보다 상세히 설명하면, 커패시터의 스토리지 노드(storage node)의 마스킹 (masking)스텝에서 톱 플레이트와 접촉하는 부분에 미리 콘택을 형성하여 금속 콘택을 형성할 때 안정적인 접촉 면적과 RF 전체 세정 방법의 효율을 증대 시키고 안정적으로 상기 톱 플레이트의 콘택 저항을 확보할 수 있게 된다.
즉, 상기 스토리지 노드를 형성하는 공정에서 미리 톱 플레이트의 콘택이 형성되는 접촉점에 콘택을 형성한다.
따라서, 금속 콘택 형성시 전체적으로 접촉되는 면적이 극대화되고 동시에 RF 전세정 공정을 수행할 경우 아르곤 이온의 직진성이 최대한 활용된다. 다라서, 효율적인 전세정 공정이 이루어질 수 있으므로 결국 톱 플레이트의 저항이 낮춰지고 저항의 균일성(uniformity)이 개선된다.
이하에서 첨부된 도7 내지 도12를 참조하여 본 발명을 상세히 설명하기로 한다.
현재 0.10 마이크로 미터 또는 0.13 마이크로 미터 기술의 톱 플레이트용 전극으로 사용되고 있는 물질은 TiCl4를 사용한 500Å 정도의 CVD를 사용한 TiN을 증착한 후 이어서 PVD 방법을 이용한 TiN을 500Å 정도로 증착하는 것에 의해 전체적으로 1000Å 정도의 두께를 갖는 TiN 전극이다.
상기 TiCl4를 사용하는 이유는 셀 쪽의 커패시터의 애스팩트 비(aspect ratio)가 25 내지 30 정도로 매우 크기 때문에 스텝 커버리지가 뛰어난 TiCl4를 사용하여 씨드(seed) 층을 증착하는 것이다.
이정도의 깊이에서 상기 TiCl4의 경우 90% 이상의 스텝 커버리지를 나타내기 때문에 상기 커패시터의 톱 플레이트는 모두 안정적으로 접촉할 수 있다.
그러나 상기 TiCl4만을 사용하여 상기 1000Å 두께의 전극을 모두 증착하는 경우에는 잔류 스트레스의 영향으로 인해 심한 크랙(crack)이 발생하여 나머지 두께는 상기 PVD 방법을 이용한 TiN을 사용한다.
그 다음의 공정으로서, 상기 금속 콘택을 형성할 때, 현재의 금속 콘택을 형성하는 타겟(target)은 텅스텐 비트 라인으로서 이때 두께 20000Å 정도의 산화막을 에치하여 콘택을 형성하게 된다.
여기서, 상대적으로 윗쪽에 위치하고 있는 상기 톱 플레이트의 경우 산화막의 두께는 2000Å 정도이므로 상기 금속 콘택을 형성할 때 상기 톱 플레이트의 TiN은 완전히 관통되어 측면에서 상기 콘택과 접촉하게 된다.
그 다음 공정으로 진행되는 후속 공정은 금속 콘택의 전 세정 공정으로서, RF 드라이 크리닝을 사용할 경우, 아르곤 이온의 직진성으로 인해 상기 콘택의 바닦측에 위치한 텅스텐 비트 라인의 경우에는 효과적인 크리닝이 가능하나 콘택의측면에서의 상기 톱 플레이트의 경우에는 크리닝이 효과적으로 이루어질 수 없게 되며, 또한 형성된 상기 V-노치의 면적이 상기 RF 크리닝시 감소하며, 또한, RF 크리닝의 에치율이 빠른 상기 웨이퍼의 중앙 부분에서의 면적 감소는 더욱 심하게 이루어진다.
결과적으로, 텅스텐 플러그와 상기 콘택의 접촉 면적이 감소되고, 또한 상기 금속 콘택에 메몰 금속을 증착할시 직진성이 좋은 IMP Ti층의 증착 두께가 감소하여 전체적인 저항과 저항 균일도가 열악하게 된다.
본 발명의 실시예에서는 위의 사항들을 고려하여 상기 커패시터의 스토리지 노드를 형성 할 때 미리 상기 톱 플레이트 쪽의 콘택을 형성한다. 그래서, 상기 TiCl4의 뛰어난 스텝 커버리지를 이용하여 이 부분에 TiN을 증착하고 상기 금속 콘택을 형성하기 위한 에치 공정을 수행한다.
이어서, RF 크리닝을 수행하여 상기 금속 콘택 홀을 전체적으로 크리닝 하므로써 상대적으로 종래 방법 보다 상기 접촉 면적을 늘린다. 또한, RF 크리닝 효율이 증대되어 저항과 저항 균일성의 향상을 기대할 수 있다.
또한, 상기 스토리지 노드를 형성할 때 미리 상기 톱 플레이트 쪽의 콘택을 형성하여도 현재 상기 톱 플레이트 쪽의 콘택이 형성될 자리에 미리 텅스텐 비트 라인을 형성하는 공정 중 텅스텐을 이용하여 에치 스톱층을 형성한다. 따라서, 이후의 실리콘 기판에 대한 이온들의 공격을 방지하게 된다.
이하에서, 본 발명에 따른 반도체 장치의 제조 공정을 상세히 설명한다.
먼저, 도7에 나타낸 바와 같이, 상기 스토리지 노드(11)를 형성하기 위한 공정을 수행 중 상기 톱 플레이트 중 콘택이 형성될 자리에 미리 제1 콘택(12)을 형성한다.
이어서, 도8에 나타낸 바와 같이, 상기 스토리지 노드(11) 및 상기 제1 콘택(12) 상에 종래 방법대로 커패시터를 형성한다. 상기 커패시터를 형성할 때, 상기 톱 플레이트로서는 종래 방법과 동일하게 상기 TiCl4를 이용한 CVD법의 TiN층과 상기 PVD법의 TiN법의 TiN층을 형성하여 상기 톱플레이트(13)를 형성한다.
다음으로 도9에 나타낸 바와 같이, 상기 톱 플레이트(13)에 해당하는 TiN 상에 포토리토그래피 공정 및 에치 공정을 수행하여 패터닝 한 후 ILD로서의 기능을 하는 절연막으로서 2000Å의 두께를 갖는 PE(Plasma Enhanced)-TEOS층(14)을 형성한다.
이어서, 도10에 나타낸 바와 같이, 상기 PE-TEOS층(14) 상에 금속 콘택(15)을 형성하기 위한 패터닝 공정 즉 포토리토그래피 공정 및 에치 공정을 수행한다.
이때, 미리 상기 제1 콘택(12)이 형성되어 있는 관계로 너무 빨리 상기 톱 플레이트(13) 쪽의 상기 제1 콘택(12)이 오픈되어 상기 실리콘 기판 까지 코택이 형성되도록 상기 실리콘 기판상에 공격(attack)이 발생할 수 있다.
본 발명에서는 이러한 문제를 해결하기 위하여 상기 텅스텐 비트라인을 형성하는 단계에서 상기 텅스텐을 패터닝할시 상기 톱 플레이트가 형성될 자리에 미리 상기 텅스텐을 에치 스톱층(10)으로서 남긴다. 따라서, 상기 이온들은 상기 실리콘기판을 공격할 수 없게 된다.
이어서, 도11a에 나타낸 바와 같이, 상기 금속 콘택(15)의 RF 전 세정 공정을 수행한 후 상기 금속 콘택(15)내에 메몰 금속을 증착한다. 이때 도11b에 나타낸 바와 같이, 실제 상기 금속 콘택(15)의 프로파일은 약간 기울어져 있으므로 상기 RF 크리닝시 상기 금속 콘택(15)내에 남아있는 상기 톱 플레이트(13)의 내용물을 전체적으로 크리닝할 수 있게 된다.
한편, 상기 금속 콘택(15)이 넓어짐에 따라 상기 금속 콘택(15)내의 메몰 금속도 종래에 비해 많은 양을 확보할 수 있게 된다. 따라서, 당연히 상기 금속 콘택(15)내의 저항을 줄일 수 있게 된다. 다시말해서, RF 드라이 크리닝 및 상기 메몰 금속으로서의 Ti/TiN을 IMP법에 의해 증착시 넓은 접촉 영역으로 인해 고른 증착 및 크리닝이 수행될 수 있다.
이어서, 도13에 나타낸 바와 같이, 상기 금속 콘택(15)내에 텅스텐을 채우기 위한 플러깅(plugging) 공정 및 이 텅스텐 중 불필요한 부분을 제거하기 위해 에치 백(etch back) 공정을 수행하여 상기 콘택(15)내에 텅스텐 플러그(16)을 형성하고 나서, 상기 PE-TEOS층(14) 및 상기 텅스텐 플러그(16)의 표면상에 금속 라인(17)을 형성한다.
종래 도6과 본 발명의 도12를 비교하면 상기 금속 콘택(15)의 텅스텐 스터드(stud)와 상기 톱 플레이트와의 접촉 면적이 획기적으로 늘어나므로 콘택 저항의 감소는 물론 상기 콘택 저항의 균일성 측면에서도 본 발명은 크게 유리함을 알 수 있다.
특히 RF 드라이 크리닝시 발생하는 V-노치 공격 문제와 웨이퍼 중앙 부분에서의 과도한 공격에 의해서 나타날 수 있는 저항 균일성 문제를 근본적으로 제거할 수 있다.
전술한 바와 같이 본 발명에 따르면 다음의 효과들을 갖을 수 있다.
첫째, 커패시터 공정의 진행 중 미리 톱 플레이트 중 콘택이 형성될 자리에 미리 예비 콘택을 형성 시키는 것에 의해 금속 콘택의 텅스텐 스터드와 접촉이 되는 면적을 크게 증대 시킨다.
둘째, 추가적인 마스크 공정이나 공정상의 방법에 대한 특별한 변화없이 기존의 공정을 그대로 사용할 수 있는 장점이 있다.
셋째, 톱 플레이트측의 저항을 현재 수준 보다 현저히 감소 시킴으로서 반도체 장치의 속도를 크게 향상 시킬 수 있다.

Claims (6)

  1. 스토리지 노드를 형성하기 위한 공정을 수행 중 이후에 형성될 톱 플레이트 중 콘택이 형성될 자리에 미리 예비 콘택을 형성하는 단계;
    상기 스토리지 노드 및 상기 예비 콘택 상에 상기 톱플레이트층을 형성하는 단계;
    상기 톱 플레이트층을 패터닝 한 후 상기 톱 플레이트층 및 상기 스토리지 노드의 노출된 물질상에 절연막을 형성하는 단계;
    상기 절연막 상에서 상기 예비 콘택의 위치에 금속 콘택을 형성하기 위한 패터닝 공정 수행하는 단계;
    상기 금속 콘택의 RF 전 세정 공정을 수행하고 나서 상기 금속 콘택내에 메몰 금속을 증착하는 단계;
    상기 금속 콘택내에 금속 플러그를 형성하기 위한 플러깅 공정 및 이 금속 중 불필요한 부분을 제거하기 위해 에치 백 공정을 수행하는 단계; 그리고
    상기 절연막 및 상기 금속 플러그의 표면상에 금속 라인을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 톱 플레이트층은 TiCl4를 이용한 CVD법의 TiN층과 PVD법의 TiN법의 TiN층으로 형성됨을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 절연막은 ILD로서의 기능을 하는 2000Å의 두께의 PE-TEOS임을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 예비 콘택이 오픈되어 상기 실리콘 기판이 공격 받는 것을 막기 위해, 상기 스토리지 형성 이전에 비트라인을 형성하는 단계에서 상기 톱 플레이트가 형성될 자리에 미리 상기 비트라인 물질의 부분을 에치 스톱층으로서 남기는 단계를 더 구비함을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 메몰 금속의 물질은 IMP법에 의한 Ti/TiN층임을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 비트 라인 및 상기 금속 플러그의 물질은 텅스텐임을 특징으로 하는 반도체 장치의 제조 방법.
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