KR20020044641A - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 MIM(Metal Insulator Metal) 구조의 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor having a metal insulator metal (MIM) structure.
통상적으로 Ta2O5캐패시터의 하부전극은 RTN(Rapid Thermal Nitrization) 표면처리된 폴리실리콘을 사용하였다.Typically, the lower electrode of the Ta 2 O 5 capacitor used a polysilicon surface treatment of rapid thermal nitrization (RTN).
한편, 소자가 점차 고 집적화됨에 따라 안정된 소자동작을 위한 셀당 캐패시턴스는 변화가 없는 반면 캐패시터 셀 사이즈는 점점 줄어들게 되어 유효산화막의 두께가 30Å 정도인 폴리실리콘을 하부전극으로 하는 Ta2O5캐패시터 구조는 한계에 도달하게 되었다.On the other hand, as the device is increasingly integrated, the capacitance per cell for stable device operation does not change, but the capacitor cell size is gradually reduced, and the Ta 2 O 5 capacitor structure having polysilicon as the lower electrode having an effective oxide thickness of about 30Å is used. The limit has been reached.
이러한 문제를 해결하기 위해 하부메탈전극을 도입해 유효산화막 두께를 낮추는 방법이 시도되었다. 이러한 하부메탈전극의 도입은 플러그 물질인 폴리실리콘과 하부메탈전극의 열반응 방지를 위한 확산방지막 형성공정을 필요로 하게 된다.In order to solve this problem, a method of lowering the effective oxide thickness by introducing a lower metal electrode has been attempted. The introduction of the lower metal electrode requires a diffusion barrier forming process for preventing thermal reaction between the polysilicon as the plug material and the lower metal electrode.
그러나, 종래기술의 MIM 캐패시터 제조 공정에서는 확산방지막과 오믹콘택층사이의 잔류 산화물에 의한 계면 저항에 의해 하부전극의 콘택 저항이 증가하여 캐패시터의 전기적 특성을 열화시키는 문제가 발생하게 된다.However, in the prior art MIM capacitor manufacturing process, the contact resistance of the lower electrode is increased due to the interfacial resistance caused by the residual oxide between the diffusion barrier and the ohmic contact layer, resulting in a problem of deteriorating the electrical characteristics of the capacitor.
도 1a 내지 도 1d는 종래기술에 따른 MIM 구조 캐패시터의 제조 방법을 보인다.1A-1D show a method of manufacturing a MIM structure capacitor according to the prior art.
그리고, 도 2는 종래기술에 따른 MIM 구조 캐패시터의 TiN 확산방지막에서 계면 깊이에 따라 분포하는 원자 농도(Atomic Concentration)를 AES(Auger Electron Spectroscopy)를 통해 분석한 그래프이다.And, Figure 2 is a graph analyzing the atomic concentration (Atomic Concentration) distributed according to the interface depth in the TiN diffusion barrier of the MIM structure capacitor according to the prior art through AES (Auger Electron Spectroscopy).
먼저 도 1a에 보이는 바와 같이, 전도층(11)상의 절연막(12)을 선택적으로 에칭하여 플러그 형성 부위에 콘택홀(10)을 형성한다.First, as shown in FIG. 1A, the insulating film 12 on the conductive layer 11 is selectively etched to form the contact hole 10 in the plug formation site.
다음으로 도 1b에 도시된 것처럼 폴리실리콘 플러그(13)와 TiSi2오믹콘택층(14)의 적층구조를 형성하도록 한다. 여기서, 폴리실리콘 플러그(13)는 폴리실리콘을 증착한 후 리세스 에치 백(Recess etch back)공정을 실시하여 형성하며, TiSi2오믹콘택층(14)은 물리기상증착법(Physical Vapor Deposition; PVD)에 의해 Ti를 층착하고 RTP(Rapid Thermal Process) 또는 로에서의 열처리에 의해 상기 폴리실리콘 플러그(13)와 Ti를 열반응시켜 TiSi2오믹콘택층(14)을 형성한 다음, SC(Standard Cleaning)-1 용액을 이용하여 절연막(12) 상에 잔류하는 미 반응 Ti 및 산화물을 제거한 것이다.Next, as shown in FIG. 1B, a laminated structure of the polysilicon plug 13 and the TiSi 2 ohmic contact layer 14 is formed. Here, the polysilicon plug 13 is formed by depositing polysilicon and performing a recess etch back process, and the TiSi 2 ohmic contact layer 14 is formed of a physical vapor deposition (PVD). By depositing Ti and thermally reacting the polysilicon plug 13 and Ti by heat treatment in a rapid thermal process (RTP) or a furnace to form a TiSi 2 ohmic contact layer 14, followed by SC (Standard Cleaning) The unreacted Ti and oxide remaining on the insulating film 12 are removed by using the −1 solution.
다음으로 도 1c에 도시된 것처럼 TiSi2오믹콘택층(14) 상에 TiN 확산방지막(15)을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 통하여콘택홀(10) 내부에만 TiN 확산방지막(15)을 형성한다.Next, as illustrated in FIG. 1C, the TiN diffusion barrier layer 15 is deposited on the TiSi 2 ohmic contact layer 14, and then the TiN diffusion barrier layer 15 is formed only in the contact hole 10 through a chemical mechanical polishing (CMP) process. To form.
다음으로 도 1d에 도시된 바와 같이 상기 폴리실리콘 플러그(13), TiSi2 오믹콘택층(14), TiN 확산방지막(15)이 적층구조를 이룬 웨이퍼 상에 하부메탈전극(16)과 유전막(17) 및 상부메탈전극(18)을 증착하여 캐패시터를 형성한다.Next, as shown in FIG. 1D, the lower metal electrode 16 and the dielectric layer 17 are stacked on the wafer on which the polysilicon plug 13, the TiSi 2 ohmic contact layer 14, and the TiN diffusion barrier layer 15 are stacked. And the upper metal electrode 18 is deposited to form a capacitor.
전술한 바와 같이 이루어지는 종래 MIM 구조 캐패시터의 제조 방법은 다음과 같은 문제점이 있다.The manufacturing method of the conventional MIM structure capacitor made as described above has the following problems.
Ti 금속 증착과 TiSi2오믹콘택층(14)의 형성을 위한 열반응 공정 이후, 미 반응 Ti 및 산화물의 제거를 위해 세정공정을 수행해야 하므로 TiSi2오믹콘택층(14) 표면의 산화물이 완전히 제거되지 않는다.After the thermal reaction process for the deposition of Ti metal and the formation of the TiSi 2 ohmic contact layer 14, a cleaning process must be performed to remove unreacted Ti and oxides, so that oxides on the surface of the TiSi 2 ohmic contact layer 14 are completely removed. It doesn't work.
상기 산화물의 존재는 도 2의 AES(Auger Electron Spectroscopy)에 의해 확인 가능하다.The presence of the oxide can be confirmed by AES (Auger Electron Spectroscopy) of FIG.
도 2를 참조하면, 가로 축은 확산방지막(15)과 하부메탈전극(16)의 계면을 기준으로 하여 오믹콘택층(14)과 폴리실리콘 플러그(13) 방향으로 깊이에 따른 스퍼터 시간을 나타내며, 세로 축은 상기 각 영역(13, 14, 15)의 구성 원자인 N(A1), Ti(A2), Si(A3), O(A4), Cl(A5), C(A6)의 스퍼터링에 의해 검출된 원자농도(Atomic concentration)(%)를 나타낸다.Referring to FIG. 2, the horizontal axis represents the sputtering time according to the depth toward the ohmic contact layer 14 and the polysilicon plug 13 based on the interface between the diffusion barrier 15 and the lower metal electrode 16. The axis represents N (A 1 ), Ti (A 2 ), Si (A 3 ), O (A 4 ), Cl (A 5 ) and C (A 6 ) which are constituent atoms of the respective regions 13, 14 and 15. Atomic concentration (%) detected by sputtering of.
여기서, Cl(A5)과 C(A6)는 전 영역에 걸쳐 거의 존재하지 않는다. TiN 확산방지막(15) 영역은 Ti(A2)와 N(A1)가 주로 존재하며 폴리실리콘 플러그(13) 영역은 Ti(A2)의 확산에 의해 Si(A3)과 Ti(A2)과 존재하며, 폴리실리콘 플러그(13) 안쪽으로 갈수록 Si(A3)이 증가하며 Si(A3)은 감소함을 나타낸다. 또한, TiSi2오믹콘택층(14) 영역에서의 Si(A3), Ti(A2), N(A1)는 이상적으로 분포한다.Here, Cl (A 5 ) and C (A 6 ) are hardly present over the whole region. The TiN diffusion barrier layer 15 mainly contains Ti (A 2 ) and N (A 1 ), and the polysilicon plug 13 region is formed of Si (A 3 ) and Ti (A 2 ) by diffusion of Ti (A 2 ). ), And Si (A 3 ) increases and Si (A 3 ) decreases toward the inside of the polysilicon plug 13. Further, Si (A 3 ), Ti (A 2 ), and N (A 1 ) in the TiSi 2 ohmic contact layer 14 region are ideally distributed.
그러나, TiSi2오믹콘택층(14) 영역에서의 O(A4)는 하나의 피크치(A4')를 나타낸다. 이것으로 TiN 확산방지막(15)과 TiSi2오믹콘택층(14)의 계면 근처임을 알 수 있고, O(A4)의 존재는 상기 계면에 형성된 산화물, TiO, TiO2, SiO, SiO2가 존재함을 나타낸다.However, O (A 4 ) in the TiSi 2 ohmic contact layer 14 region shows one peak value A 4 ′. This shows that the TiN diffusion barrier layer 15 and the TiSi 2 ohmic contact layer 14 are near the interface, and the presence of O (A 4 ) includes the oxides, TiO, TiO 2 , SiO, and SiO 2 formed at the interface. To indicate.
특히, TiSi2오믹콘택층(14)과 TiN 확산방지막(15) 계면(14a)에 형성된 상기 산화물은 하부메탈전극(도 1의 16)의 콘택 저항을 감소시키며, 심지어 TiSi2오믹콘택층(14)과 TiN 확산방지막(15)을 양 전극으로 하는 기생 캐패시터를 형성하게 하여 소자의 전기적 특성을 열화시킨다.In particular, the oxide formed at the TiSi 2 ohmic contact layer 14 and the TiN diffusion barrier 15 interface 14a reduces the contact resistance of the lower metal electrode (16 in FIG. 1), and even the TiSi 2 ohmic contact layer 14 ) And the TiN diffusion barrier film 15 are formed to form a parasitic capacitor to deteriorate the electrical characteristics of the device.
또한, Ti와 TiN을 각각 다른 장비로 증착함으로 인해 공정이 복잡해진다.In addition, the process is complicated by depositing Ti and TiN with different equipment.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, MIM 캐패시터를 갖는 메모리소자 제조 시, TiN 확산방지막과 TiSi2오믹콘택층의 계면저항과 하부메탈전극의 콘택 저항을 감소시켜 전기적 특성을 개선시키는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, when manufacturing a memory device having a MIM capacitor, by reducing the interfacial resistance of the TiN diffusion barrier layer and TiSi 2 ohmic contact layer and the contact resistance of the lower metal electrode to improve the electrical characteristics It is an object of the present invention to provide a method for manufacturing a semiconductor device.
또한, 본 발명은 공정의 단순화에 적합한 MIM 구조의 캐패시터를 갖는 반도체소자 제조 방법을 제공함을 다른 목적으로 한다.In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device having a capacitor of MIM structure suitable for simplification of the process.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조 공정을 나타내는 단면도,1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art;
도 2는 종래기술에 따른 반도체소자의 TiN 확산방지막에서 계면 깊이에 따라 분포하는 원자 농도를 AES를 통해 분석한 그래프,2 is a graph analyzing the atomic concentration distributed according to the interface depth in the TiN diffusion barrier of the semiconductor device according to the prior art through AES,
도 3a 내지 3d는 본 발명의 실시예에 따른 반도체소자의 제조 공정을 나타내는 단면도.3A to 3D are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11, 31 : 도전층11, 31: conductive layer
10, 30 : 콘택홀10, 30: contact hole
12, 32 : 절연막12, 32: insulating film
13, 33 : 폴리실리콘 플러그13, 33: polysilicon plug
14, 34 : TiSi2오믹콘택층14, 34: TiSi 2 ohmic contact layer
15, 35 : TiN 확산방지막15, 35: TiN diffusion barrier
16, 36 : 하부전극16, 36: lower electrode
17, 37 : 유전막17, 37: dielectric film
18, 38 : 상부전극18, 38: upper electrode
상기 목적을 달성하기 위하여 본 발명은 캐패시터의 제조 방법에 있어서, 전도층상의 절연막을 식각하여 캐패시터 콘택홀을 형성하는 제1단계: 상기 콘택홀 내부에 리세스된 폴리실리콘 플러그를 형성하는 제2단계;상기 제2단계가 완료된 결과물 상에 인시튜 화학기상증착으로 Ti층과 TiN층을 차례로 증착하는 제3단계; 상기 콘택홀 내부에만 상기 TiN층이 형성되도록 상기 제3단계가 완료된 결과물을 평탄화하는 제4단계; 및 상기 TiN 확산방지막 상에 제1메탈전극, 유전막 및 제2메탈전극이 적층되는 캐패시터를 형성하는 제5단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a capacitor, the method comprising: etching a insulating film on a conductive layer to form a capacitor contact hole: a second step of forming a recessed polysilicon plug in the contact hole A third step of sequentially depositing a Ti layer and a TiN layer by in-situ chemical vapor deposition on the resultant of the second step; A fourth step of planarizing a result of the third step being completed such that the TiN layer is formed only inside the contact hole; And a fifth step of forming a capacitor on which the first metal electrode, the dielectric film, and the second metal electrode are stacked on the TiN diffusion barrier film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 도 3d를 참조하여 설명한다.Hereinafter, in order to explain in detail enough to enable those skilled in the art to easily carry out the technical idea of the present invention, refer to FIGS. 3A to 3D attached to the most preferred embodiment of the present invention. Will be explained.
후술하는 본 발명의 MIM(Metal Insulator Metal) 구조의 캐패시터는 전극으로 Pt, Ru, Ir, 등의 금속 또는 IrO2, TiN 등의 전도성 산화막 중 어느 하나를 적용 가능하다.The capacitor of the metal insulator metal (MIM) structure of the present invention described below may be applied to any one of metals such as Pt, Ru, Ir, and conductive oxide films such as IrO 2 and TiN.
도 3a 내지 도 3d는 본 발명의 반도체소자 제조 공정을 나타내는 단면도이다.3A to 3D are cross-sectional views illustrating a semiconductor device manufacturing process of the present invention.
먼저 도 3a에 도시된 바와 같이, 전도층(31) 상의 절연막(32)을 선택적으로 에칭하여 캐패시터 콘택홀(30) 한다. 여기서, 전도층(31)은 메모리소자의 경우 통상의 트랜지스터 소스/드레인접합을 일컷는 바, 본 발명은 메모리소자에서뿐 아니라 기타 반도체소자에도 충분히 적용될 수 있기 때문에, 상기 전도층(31)은 접합 이외에 폴리실리콘층 등 기타 모든 전도층이 될 수도 있다. 아울러, 상기 절연막(32)은 통상 산화막 계열의 박막이 적용되며 메모리소자의 경우 층간 절연 및 평탄화 등을 고려하여 통상 다층의 산화막이 적용된다.First, as shown in FIG. 3A, the insulating film 32 on the conductive layer 31 is selectively etched to form the capacitor contact hole 30. In this case, the conductive layer 31 is a conventional transistor source / drain junction in the case of a memory device. Since the present invention can be sufficiently applied to not only a memory device but also to other semiconductor devices, the conductive layer 31 may be formed in addition to the junction. It may be any other conductive layer such as a polysilicon layer. In addition, the insulating film 32 is generally applied to an oxide-based thin film, and in the case of a memory device, a multilayer oxide film is usually applied in consideration of interlayer insulation and planarization.
다음으로, 도 3b에 도시된 것처럼 플러그용 폴리실리콘막을 증착한 다음 에치백하여 콘택홀(30) 내부에 폴리실리콘 플러그(33)를 형성하되, 콘택홀의 상부 영역에서 리세스되도록 콘택홀(30) 내부 일부영역에만 폴리실리콘 플러그(33)를 형성한다.Next, as illustrated in FIG. 3B, the polysilicon film for plug is deposited and then etched back to form a polysilicon plug 33 in the contact hole 30, but the contact hole 30 is recessed in the upper region of the contact hole. The polysilicon plug 33 is formed only in a part of the interior.
다음으로 도 3c에 도시된 것처럼, 화학기상증착법(Chemical Vapor Deposition; CVD)에 의한 인시튜(In situ) 공정으로 Ti박막 및 TiN박막을 연속 증착하되, 550℃ 내지 800℃의 고온에서 화학기상증착을 실시하여 증착된 Ti박막은 하부의 폴리실리콘과 반응하여 TiSi2오믹콘택층(34)으로 형성되도록 한다.Next, as illustrated in FIG. 3C, the Ti thin film and the TiN thin film are continuously deposited by an in situ process by Chemical Vapor Deposition (CVD), and the chemical vapor deposition is performed at a high temperature of 550 ° C. to 800 ° C. The deposited Ti thin film is reacted with polysilicon below to form the TiSi 2 ohmic contact layer 34.
이에 의해 TiSi2오믹콘택층(34)과 TiN 확산방지막(35)은 별도의 열공정 없이 그리고 공기에 노출됨 없이 형성되게 되어, 저항 감소의 원인이 되는 산화물의생성을 원천적으로 억제 또는 방지되게 된다.As a result, the TiSi 2 ohmic contact layer 34 and the TiN diffusion barrier layer 35 are formed without a separate thermal process and without being exposed to air, thereby fundamentally suppressing or preventing the generation of an oxide that causes a decrease in resistance.
인시튜 화학기상증착법으로 TiSi2오믹콘택층(34)과 TiN 확산방지막(35)을 형성하는 공정에 대해 좀더 구체적으로 살펴본다.The process of forming the TiSi 2 ohmic contact layer 34 and the TiN diffusion barrier layer 35 by in situ chemical vapor deposition will be described in more detail.
첫번째로 소스(Source)로 유기금속소스(Metal organic source) 계열이나 TiCl4를 이용한 유기금속화학기상증착법(Metal Organic Chemical Vapor Deposition; MOCVD) 또는 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 Ti를 증착한다. 이때 챔버내의 온도는 550℃ 내지 800℃, 압력은 0.2 Torr 내지 1Torr가 되도록 한다.First, as a source, it can be organic metal source series or metal organic chemical vapor deposition (MOCVD) or plasma enhanced chemical vapor deposition (PECVD) using TiCl 4 . Ti is deposited. At this time, the temperature in the chamber is 550 ℃ to 800 ℃, the pressure is 0.2 Torr to 1 Torr.
증착된 Ti는 고온의 챔버내에서 공정이 이루어지므로 증착되면서 또는 후속 TiN증착시 폴리실리콘과 반응하여 TiSi2로 변환된다.The deposited Ti is converted into TiSi 2 as it is processed in a high temperature chamber and reacts with polysilicon either during deposition or upon subsequent TiN deposition.
두번째로, 상기 Ti가 증착된 챔버의 온도 및 압력 조건을 그대로 유지하면서 단지 소스 가스(유기금속 또는 TiCl4)에 NH3또는 N2를 더 첨가하여 TiN을 증착한다.Secondly, TiN is deposited by further adding NH 3 or N 2 to the source gas (organic metal or TiCl 4 ) while maintaining the temperature and pressure conditions of the chamber in which Ti is deposited.
한편, Ti와 TiN의 증착두께는 폴리실리콘 플러그(33)가 형성된 이후의 콘택홀의 리세스 정도 및 기타 조건에 따라 결정되는 바, TiN의 경우 500Å 내지 2000Å로 적용한다.On the other hand, the deposition thickness of Ti and TiN is determined according to the degree of recess and other conditions of the contact hole after the polysilicon plug 33 is formed, in the case of TiN is applied to 500Å to 2000Å.
다음으로 도 3d에 도시된 바와 같이, 콘택홀 내부에만 TiSi2오믹콘택층(34)과 TiN 확산방지막(35)이 형성되도록 평탄화 공정, 예컨대 에치백 또는 CMP 공정을실시한다.Next, as shown in FIG. 3D, a planarization process such as an etch back or a CMP process is performed so that the TiSi 2 ohmic contact layer 34 and the TiN diffusion barrier layer 35 are formed only in the contact hole.
이후, 캐패시터의 하부메탈전극(36)과 유전막(37) 및 상부메탈전극(38)이 적층된 캐패시터를 형성한다. 캐패시터 콘택은 적층된 하부메탈전극(36), TiN 확산방지층(35), TiSi2오믹콘택층(34) 및 폴리실리콘 플러그(33)로 이루어진다.Subsequently, a capacitor in which the lower metal electrode 36, the dielectric layer 37, and the upper metal electrode 38 of the capacitor are stacked is formed. The capacitor contact is formed of a stacked lower metal electrode 36, a TiN diffusion barrier layer 35, a TiSi 2 ohmic contact layer 34, and a polysilicon plug 33.
한편, 캐패시터는 도면에 도시된 평판형 이외에 원통형, 실린더형 등 다양한 형상으로 제조하는 것이 가능하다.On the other hand, the capacitor can be manufactured in various shapes, such as cylindrical, cylindrical, in addition to the flat type shown in the figure.
전술한 것처럼 본 발명의 반도체소자 제조 방법은 TiSi2오믹콘택층과 TiN확산방지막을 고온의 인시튜 화학기상증착법을 이용하여 형성하는 것으로서, 잔류 산화막의 생성을 원천적으로 방지하여 TiSi2오믹코택층과 TiN 확산방지막의 계면 저항이 감소되므로, 결과적으로 하부전극의 콘택저항이 감소되며 이것으로 인해 전체적인 캐패시터의 전기적 특성을 향상시킬 수 있으며 공정의 단순화를 기할 수 있음을 실시예를 통해 알아보았다.As described above, the method for fabricating a semiconductor device of the present invention is to form a TiSi 2 ohmic contact layer and a TiN diffusion barrier film using a high temperature in situ chemical vapor deposition method, and prevents the formation of a residual oxide film at the source to prevent the TiSi 2 ohmic contact layer and Since the interfacial resistance of the TiN diffusion barrier is reduced, the contact resistance of the lower electrode is consequently reduced, thereby improving the electrical characteristics of the entire capacitor and thus simplifying the process.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 반도체소자 제조 방법에 있어서, MIM 캐패시터 제조 시 오믹콘택층과 확산방지막의 계면저항을 줄이므로써 하부전극의 콘택 저항을 줄여 캐패시터의 전기적 특성을 향상시킬 수 있으며, 공정의 단순화를 기할 수 있다.The present invention can improve the electrical characteristics of the capacitor by reducing the contact resistance of the lower electrode by reducing the interfacial resistance between the ohmic contact layer and the diffusion barrier during the manufacturing of the MIM capacitor, the process can be simplified. have.
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