KR20020043674A

KR20020043674A - Method for forming the storage node of semiconductor device

Info

Publication number: KR20020043674A
Application number: KR1020000072722A
Authority: KR
Inventors: 조성윤; 김종국
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-12-02
Filing date: 2000-12-02
Publication date: 2002-06-12

Abstract

PURPOSE: A method for fabricating a charge storage electrode of a semiconductor device is provided to prevent a bridge generated between charge storage electrodes, by stacking a poly layer in a contact hole formed on a semiconductor substrate having a predetermined lower structure and by increasing the thickness of a photoresist layer. CONSTITUTION: The poly layer is stacked on a semiconductor substrate(100) having a predetermined lower structure after a storage node is etched. The photoresist layer is applied on the resultant structure to improve step coverage of a peripheral circuit area. The photoresist layer on the resultant structure is etched. The poly layer is etched. A poly over etch-back process is performed regarding the resultant structure to make inner corners round. A carbon layer is formed on the protruding poly layer formed on the resultant structure. The photoresist layer in the poly layer is removed. A meta-stable polysilicon(MPS) layer(140) is stacked on the surface of the poly layer.

Description

Method for forming the charge storage electrode of a semiconductor device

본 발명은 전하저장전극 형성방법에 관한 것으로, 보다 상세하게는 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치(over etch) 공정을 적용하여 전하저장전극간에 발생되는 브리지(bridge)를 방지할 수 있는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법에 관한 것이다.The present invention relates to a method for forming a charge storage electrode, and more particularly, after stacking a poly film in a contact hole formed on a semiconductor substrate having a predetermined substructure, increasing the thickness of the photosensitive film to reduce the step between the cell portion and the peripheral circuit portion. The present invention relates to a method of forming a charge storage electrode of a semiconductor device, wherein a bridge generated between the charge storage electrodes can be prevented by applying a photoresist film etching process and a poly film over etch process.

일반적으로, 현재 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터가 각각 하나씩으로 구성된 셀 구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다.In general, a widely used DRAM (Dynamic Random Access Memory) has a cell structure consisting of one transistor and one capacitor, and this cell structure has remained unchanged until now.

그러나 소자의 고집적화가 빠른 속도로 진행됨에 따라 셀을 이루고 있는 트랜지스터와 캐패시터 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.However, as the high integration of the devices proceeds at a high speed, the area of the device isolation that is insulated between the transistors and the capacitor cells constituting the cell is significantly reduced, which causes various problems in each semiconductor component. .

종래기술에 따른 반도체 소자의 전하저장전극 형성방법은 전하저장전극용 도전층의 상부를 분리하여 실린더형 저장전극의 상부 공간에 준안정 폴리실리콘을 생성하여 전하저장전극의 표면적을 증가시키는 효과는 있으나, 준안정 폴리실리콘에 의해 공간마진이 부족하여 인접하는 전하저장전극과 브리지를 발생할 수 있는 문제점이 있다.The method of forming a charge storage electrode of a semiconductor device according to the prior art has the effect of increasing the surface area of the charge storage electrode by separating the upper portion of the conductive layer for the charge storage electrode to generate metastable polysilicon in the upper space of the cylindrical storage electrode. However, due to metastable polysilicon, there is a problem that shortages of space margin may cause adjacent charge storage electrodes and bridges.

또한, 폴리막 식각 공정시 전하저장전극의 상부가 손실되고 그로 인하여 전하저장전극의 높이가 낮아져 정전용량이 감소되는 문제점이 있다.In addition, during the poly film etching process, the upper portion of the charge storage electrode is lost, thereby lowering the height of the charge storage electrode, thereby reducing the capacitance.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의목적은 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치 공정을 적용하여 전하전장전극간에 발생되는 브리지를 방지하도록 하는 것이 목적이다.The present invention has been made to solve the above problems, and an object of the present invention is to increase the thickness of the photoresist film and then to increase the thickness of the photoresist film and to the cell portion and the peripheral circuit portion of the contact hole formed on the semiconductor substrate having a predetermined substructure. After reducing the step, it is an object to apply a photosensitive film etching process and a poly film over-etch process to prevent bridges generated between the charge field electrodes.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 나타낸 도면이다.1A to 1F illustrate a method of forming a charge storage electrode of a semiconductor device according to the present invention.

-- 도면의 주요부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-

100 : 반도체 기판 110 : 폴리막100 semiconductor substrate 110 poly film

120 : 감광막 130 : 탄소막120: photosensitive film 130: carbon film

140 : 준안정폴리실리콘막140: metastable polysilicon film

상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 스토리지 노드 에치 후 폴리막을 적층한 결과물 상에 감광막을 도포하는 단계와, 상기 결과물상의 감광막을 식각하는 공정을 진행하는 단계와, 상기 결과물 상의 폴리막을 식각하는 공정을 진행하는 단계와, 상기 결과물 상에 폴리 오버 에치 백 공정을 진행하는 단계와, 상기 결과물 상의 돌출된 폴리막에 탄소막을 생성하는 단계와, 상기 폴리막 내의 감광막을 제거하는 단계와, 상기 폴리막의 표면에 준안정폴리실리콘을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법을 제공한다.In order to achieve the above object, the present invention is a step of applying a photoresist film on the resultant layer of a poly film laminated after the storage node etched on a semiconductor substrate having a predetermined substructure, and the process of etching the resulting photoresist film Performing a process of etching the poly film on the resultant, performing a poly over-etch back process on the resultant, generating a carbon film on the protruding poly film on the resultant, and And removing a photoresist film therein, and laminating metastable polysilicon on the surface of the poly film.

본 발명은 상기 감광막 식각공정 시 주변회로부의 감광막이 모두 제거되는 시점까지 식각공정을 진행하며, 상기 모든 식각은 인시투(INSITU)로 진행하는 것을 특징으로 한다.According to the present invention, the etching process is performed until the photoresist film is removed from the peripheral circuit part in the photoresist film etching process, and all the etching is performed in-situ.

또한, 상기 폴리 오버 에치 백(over etch back) 공정 시 C₄F₈가스를 이용하며, 이 C₄F₈가스는 CF₄또는 F₂가스로 분리되고, 나머지 C₂는 탄소막을 형성시키는것을 특징으로 한다.In addition, C ₄ F ₈ gas is used in the poly over etch back process, and the C ₄ F ₈ gas is separated into CF ₄ or F ₂ gas, and the remaining C ₂ forms a carbon film. It is done.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 전하저장전극 형성방법을 나타낸 도면이다.1A to 1G illustrate a method of forming a charge storage electrode of a semiconductor device according to the present invention.

도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(100) 상에 스토리지 노드 에치 후 폴리막(110)을 적층한 결과물 상에 감광막(120)을 도포한다.As shown in FIG. 1A, a photoresist layer 120 is coated on a result of stacking a poly layer 110 after etching a storage node on a semiconductor substrate 100 having a predetermined substructure.

이때, 상기 감광막(120) 도포 시에 셀부(A)와 주변회로부(B)의 단차를 줄이기 위하여 두껍게 도포한다.At this time, when the photosensitive film 120 is applied, a thick coating is applied to reduce the step difference between the cell portion A and the peripheral circuit portion B.

그리고, 도 1b에 도시된 바와 같이, 상기 결과물상의 감광막(120)을 주변회로부(B)의 감광막(120)이 모두 제거되는 시점까지 식각하며, 감광막(120)이 두껍게 도포되어 있으므로 주변회로부(B)의 감광막(120)을 모두 제거하기 위해 식각장치로 앤드 오브 포인트(End Of Point : EOP)를 이용하여 정확한 타아겟(target)을 정하여 진행하도록 한다.As shown in FIG. 1B, the resultant photoresist film 120 is etched to a point where all of the photoresist films 120 of the peripheral circuit part B are removed, and the photoresist film 120 is thickly coated so that the peripheral circuit part B In order to remove all of the photoresist film 120 of the), an accurate target is selected by using an end of point (EOP) as an etching apparatus.

그러면, 상기 주변회로부(B)의 감광막(120)은 모두 제거되고, 셀부(A)의 감광막(120)은 스토리지 노드 내부에 잔류하게 된다.As a result, all of the photoresist layer 120 of the peripheral circuit portion B is removed, and the photoresist layer 120 of the cell portion A remains inside the storage node.

이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상의 폴리막(110)을 감광막(120)과 식각선택비가 1 : 1로 하여 식각한다.Subsequently, as shown in FIG. 1C, the poly film 110 on the resultant is etched with the photosensitive film 120 having an etching selectivity of 1: 1.

이때, 상기 식각선택비를 1 : 1로 하여 감광막 손실과 폴리막 손실을 동일하게 발생하도록 하는 이유는 EOP 사용시 주변회로부(B)에 감광막(120)이 잔류할 가능성이 높으므로 폴리막(110) 식각시 식각선택비가 높으면 주변회로부(B)의 잔류된 감광막(120)이 마스크 역할을 하여 폴리막(110)이 식각되지 않을 수 있어서, 주변회로부(B)의 감광막(120)과 폴리막(110)을 모두 제거하기 위해서이다. 단, 폴리막(110) 식각시 주변회로부(B)의 폴리막(110)이 모두 제거되는 시점에서 10% 이상 과도 식각되지 않도록 진행해야 한다.In this case, the etching selectivity is set to 1: 1 so that the photoresist loss and the poly film loss are generated equally because the photoresist film 120 is likely to remain in the peripheral circuit portion B when the EOP is used. If the etching selectivity is high during etching, the remaining photoresist film 120 of the peripheral circuit part B may act as a mask so that the poly film 110 may not be etched, and thus the photoresist film 120 and the poly film 110 of the peripheral circuit part B may not be etched. ) To remove them all. However, when the poly film 110 is etched, the poly film 110 of the peripheral circuit part B must be removed so as not to be excessively etched by more than 10%.

도 1d에 도시된 바와 같이, 상기 주변회로부(B)의 폴리막(110)이 모두 제거된 결과물 상에 아웃 페이스 펄스 모듈레이션(out phase pulse modulation)으로 폴리 오버 에치 백(over etch back) 공정을 진행한다.As shown in FIG. 1D, a poly over etch back process is performed by out phase pulse modulation on the resultant in which the poly film 110 of the peripheral circuit unit B is removed. do.

이때, 상기 아웃 페이스 펄스 모듈레이션(out phase pulse modulation)은 이방성 식각특성이 등방성 식각특성에 비해 높으므로 폴리막 식각 시 잔류된 폴리막(110)을 제거할 수 있다.In this case, since the anisotropic etching characteristic is higher than the isotropic etching characteristic, the out phase pulse modulation may remove the remaining poly film 110 when the poly film is etched.

또한, 상기 폴리 오버 에치 백 공정 시 C₄F₈가스를 이용하며, 이 C₄F₈가스는 이온 반발력의 증가로 휘발성이 강한 CF₄와 F₂가스로 분리되고, 나머지 C₂는 돌출된 폴리막에 탄소막(130)을 형성하여 후속공정인 준안정폴리실리콘막 형성 시 측면식각을 방지할 뿐만 아니라 준안정폴리실리콘막의 형성을 저지하여 미세하게 형성되도록 한다.In addition, C ₄ F ₈ gas is used in the poly over-etch back process, and the C ₄ F ₈ gas is separated into highly volatile CF ₄ and F ₂ gases due to an increase in ion repulsion, and the remaining C ₂ is a protruding poly The carbon film 130 is formed on the film to prevent side etching when forming the metastable polysilicon film, which is a subsequent process, and to prevent the formation of the metastable polysilicon film to be finely formed.

그리고, 도 2e에 도시된 바와 같이, 상기 스토리지 노드 내부에 잔류된 감광막(120)을 제거한다.As shown in FIG. 2E, the photoresist layer 120 remaining inside the storage node is removed.

계속하여, 도 2f에 도시된 바와 같이, 상기 외부에 드러난 폴리막(110)에 준안정폴리실리콘막(140)을 형성한다.Subsequently, as shown in FIG. 2F, a metastable polysilicon film 140 is formed on the outer poly film 110.

이때, 상기 준안정폴리실리콘막(140)은 돌출된 부위(C)의 폴리막(110)에는 미세하게 형성되고, 스토리지 노드 내의 폴리막(110)에는 정상적으로 형성된다.In this case, the metastable polysilicon film 140 is finely formed in the poly film 110 of the protruding portion C, and is normally formed in the poly film 110 in the storage node.

그러므로, 본 발명에 따른 전하저장전극 형성방법을 적용하면, 상기 전하저장전극 간의 공간을 쉽게 확보할 수 있어 전하저장전극 간의 브리지를 방지할 수 있으며, 반도체 소자의 수율증대에 크게 기여할 수 있다.Therefore, by applying the method of forming the charge storage electrode according to the present invention, it is possible to easily secure the space between the charge storage electrode can prevent the bridge between the charge storage electrode, it can contribute significantly to the yield increase of the semiconductor device.

따라서, 상기한 바와 같이, 본 발명에 따른 전하저장전극 형성방법을 이용하게 되면, 소정의 하부구조를 가지고 있는 반도체기판 상에 형성된 콘택홀에 폴리막을 적층한 후 감광막의 두께를 높여 셀부와 주변회로부의 단차를 줄인 후 감광막 식각 공정과 폴리막 오버 에치 공정을 적용하여 전하전장전극간에 발생되는 브리지를 방지하도록 하는 매우 유용하고 효과적인 발명이다.Therefore, as described above, when the charge storage electrode forming method according to the present invention is used, after the poly film is laminated in the contact hole formed on the semiconductor substrate having a predetermined substructure, the thickness of the photoresist film is increased to increase the thickness of the cell portion and the peripheral circuit portion. After reducing the step difference, the photosensitive film etching process and the poly film over-etching process are applied to prevent the bridges generated between the charge-electrode electrodes.

Claims

In a semiconductor device forming a cell portion and a peripheral circuit portion,

Applying a photoresist film to reduce the step difference of the peripheral circuit portion on the resultant of stacking the poly film after etching the storage node on the semiconductor substrate having a predetermined substructure;

Performing a process of etching the resulting photoresist film;

Performing a process of etching the poly film on the resultant product;

Performing a poly over etch back process on the resultant to form rounded inner edges;

Forming a carbon film on the protruding poly film on the resultant product;

Removing the photoresist in the poly film;

And forming a metastable polysilicon on the surface of the poly film.

The method of claim 1, wherein the etching process is performed until the photoresist is completely removed.

The method of claim 1, wherein the etching selectivity of the photosensitive film and the poly film is 1: 1.

The method of claim 1, wherein C ₄ F ₈ gas is used in the poly over etch back process.

The method of claim 4, wherein the C ₄ F ₈ gas is separated into CF ₄ or F ₂ gas, and the remaining C ₂ forms a carbon film.

The method of claim 1, wherein all the etching is performed in-situ.