KR20020038013A

KR20020038013A - Method for reducing correct period oscillator of stratum 2 Network synchronization facility

Info

Publication number: KR20020038013A
Application number: KR1020000068050A
Authority: KR
Inventors: 최창환
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-11-16
Filing date: 2000-11-16
Publication date: 2002-05-23

Abstract

PURPOSE: A method for reducing an oscillator calibration period of 2 hierarchy network synchronizer is provided, which operates a network smoothly by increasing an oscillator calibration period, by controlling an output of an oscillator by selecting the most efficient gain value by increasing the calibration period at maximum adjusting a natural frequency of the oscillator. CONSTITUTION: A PLL(Phase Locked Loop) processor block stores a result of a phase comparator(1) in a memory at every 250 ms to synchronize an output(system clock) of an oscillator(4) to an external reference(4kHz), and reads data from a processor(2) at every 128 ms and then inputs the data to a D/A(Digital/Analog) converter(3) according to an adjusted gain of 8.912 sec. Then the D/A converter controls an output of the oscillator as 32.768MHz±0.524288 by applying an analog output value(-5V-+5V) corresponding to input data(0-65536). At this time, the processor operates in a fast mode initially and then operates in a normal mode after synchronizing the output of the oscillator to the external reference.

Description

Method for reducing correct period oscillator of stratum 2 Network synchronization facility}

본 발명은 2계위 망동기의 발진기 출력방법에 관한 것으로서, 더욱 상세하게는 PLL 알고리즘의 이득값을 1/4로 줄여 발진기 반응시간이 느려지게 설계하여 발진기의 교정주기를 1년 이상으로 연장하기 위한 2계위 망동기의 발진기 교정 주기 감소 방법에 관한 것이다.The present invention relates to an oscillator output method of a two-stage manipulator, and more particularly, to reduce the gain value of the PLL algorithm to 1/4 to reduce the oscillator response time to extend the calibration cycle of the oscillator to more than one year. The present invention relates to a method for reducing oscillator calibration cycle of a two-stage manipulator.

일반적으로 2 계위 망시스템에서 발진기의 기준 클럭은 시스템에 큰 영향을미치는 요소로서, 발진기의 기준 클럭을 유효 범위로 설정하기 위해 시스템 내부에 PLL(Phase Locked-Loop) 블럭을 구비하여 기준 클럭이 제어 가능한 범위내에서 설정될 수 있도록 이득(게인 : gain) 제어를 수행하여 준다.In general, in a two-tier network system, the reference clock of the oscillator has a great effect on the system. The reference clock is controlled by providing a phase locked loop (PLL) block inside the system to set the reference clock of the oscillator to an effective range. Perform gain control to be set within the range possible.

그러나 이러한 PLL 이득 제어에 있어서, 발진기의 노화 특성 등의 요인으로 인해 비선형적인 발진 특성이 나타나게 되어 발진기 교정 작업은 필수적으로 수반되어야 할 일로서, 교정주기가 현재 3∼4 개월로 너무 짧아서 전체 시스템의 불안요소가 되고 있다.However, in this PLL gain control, factors such as oscillator's aging characteristics can lead to non-linear oscillation characteristics, so oscillator calibration must be accompanied.Calibration cycles are now too short (3-4 months). It is becoming anxiety factor.

좀 더 상세히 설명하면, 위상오차에 대해 이상적인 값만큼 계속해서 PLL에 출력변화를 가하면 역으로 위상 오차에 민감한 출력을 발생시켜 오히려 출력이 흐트러질 수 있고, 완전한 동기를 이루지 못하게 된다.In more detail, continuously applying an output change to the PLL by an ideal value for the phase error will inversely produce an output that is sensitive to phase error, which may cause the output to be disturbed and not achieve full synchronization.

그리고 불연속적인 위상 오차의 발생 자체가 비선형적으로 이루어지고 있기 때문에 PLL 출력변화를 효율적으로 설정하기 어렵다.In addition, since the generation of discontinuous phase error itself is nonlinear, it is difficult to efficiently set the PLL output change.

따라서 실제 망동기 장치의 PLL 알고리즘에서는 오차에 대한 보상을 함에 있어서, 장기간 누적되는 효과를 볼 수 있도록 이상적인 값보다 훨씬 작은 값으로 PLL 출력을 보상하여 준다.Therefore, in the PLL algorithm of a real network device, in compensating for the error, the PLL output is compensated to a value much smaller than the ideal value so that the cumulative effect can be seen for a long time.

하지만 이렇게 동기가 되어 패스트 모드(Fast mode)에서 노멀 모드(Normal mode)로 진입했다 하더라도 위상 오차 데이터는 끊임없이 생겨나서 PLL 출력은 그에 따라 변화가 발생하게 된다. 이러한 오차는 외부 레퍼런스에 포함된 지터나 원더 등 불안정 요소 때문에 발생하는 것으로서, 많은 부분은 오실레이터의 아날로그적인 비선형 특성(특히 노화)에 기인한 것이다.However, even if the synchronous mode is entered from the fast mode to the normal mode, phase error data is constantly generated, and the PLL output changes accordingly. This error is caused by jitter or wonder instability in the external reference, and is largely due to the analog nonlinear nature of the oscillator (particularly aging).

이러한 발진기 노화 특성 등에 따른 비선형적 원인을 극복하기 위해 주기적으로 발진기의 주파수를 낮춰줘야 하는데, 종래에는 프로세서에서 누적 위상 비교 결과값에 따라 패스트 모드일때는 빠르게(Roughly) 조정하기 위해 이득을 128, 노멀 모드일때는 좀 더 미세하게 조정하기 위해 64로 주었다.In order to overcome the nonlinear causes caused by the aging characteristics of the oscillator, the frequency of the oscillator needs to be periodically lowered. In the related art, the gain is 128 and normal in the fast mode to roughly adjust according to the cumulative phase comparison result. In mode, we set it to 64 for finer control.

그러나 상기와 같은 이득값에 따라 발진기 출력을 조정하게 되면, 이득값의 폭이 커서 오히려 과보상하게 되는 문제점이 있고, 반대로 이를 극복하기 위해 이득을 1로 주어 조정하게 되면 PLL의 반응속도가 너무 느려져 위상 비교기에서 더 많은 오차를 발생하게 되는 문제점이 있다.However, if the oscillator output is adjusted according to the gain value as described above, there is a problem in that the gain value is so large that it is rather overcompensated. On the contrary, if the gain is adjusted to 1 to overcome this, the response speed of the PLL becomes too slow to phase. There is a problem that more error occurs in the comparator.

따라서 본 발명은 발진기의 자연 주파수를 조정하는 교정 주기를 PLL 반응속도를 고려한 상태에서 최대한 늘려 가장 효율적인 이득값을 선택하여 발진기 출력을 조정함으로써, 발진기 교정주기를 늘려주어 망의 운용을 원활하게 할 수 있도록 하는 2계위 망동기의 발진기 교정 주기 감소 방법을 제공하는데 그 목적이 있다.Therefore, the present invention increases the calibration period for adjusting the natural frequency of the oscillator as much as possible in consideration of the PLL response speed, and selects the most efficient gain value to adjust the oscillator output, thereby increasing the oscillator calibration period to facilitate network operation. The purpose of the present invention is to provide a method for reducing the oscillator calibration cycle of a two-stage manipulator.

도 1은 본 발명을 구현하기 위한 PLL 처리절차에 관한 구성도,1 is a block diagram of a PLL processing procedure for implementing the present invention,

도 2는 본 발명에 사용되는 발진기의 특성에 관한 그래프,2 is a graph relating to the characteristics of the oscillator used in the present invention,

도 3은 본 발명에 따라 구현된 PLL 알고리즘을 이용한 발진기 노화에 관한 그래프.3 is a graph of oscillator aging using the PLL algorithm implemented in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 위상 비교기2 : 프로세서1: phase comparator 2: processor

3 : D/A 컨버터4 : 발진기3: D / A converter 4: oscillator

상기의 목적을 달성하기 위한 기술적인 수단으로서 본 발명은 2계위 망동기 시스템의 위상비교 출력값을 이용한 발진기 출력 제어 PLL(Phase Locked-Loop) 조정 알고리즘에 있어서, PLL 이득을 패스트 모드(Fast mode) 및 노멀 모드(Normal mode) 별로 각각 1/4로 감소시켜 발진기 출력을 조정하도록 설정되며, 상기 PLL 이득값은 8초간 위상 출력값이 1개일 때 패스트 모드(Fast mode)에서 ±32이고, 노멀 모드(Normal mode)에서 ±16으로 설정되는 특징이 있다.As a technical means for achieving the above object, the present invention provides a PLL gain control method in a PLL (Phase Locked-Loop) adjustment algorithm using a phase comparison output value of a two-phase network system. The oscillator output is set to decrease by 1/4 for each normal mode, and the PLL gain value is ± 32 in the fast mode when there is one phase output value for 8 seconds, and the normal mode is normal. mode) is set to ± 16.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.

도 1은 본 발명을 구현하기 위한 PLL 처리절차에 관한 구성도이고, 도 2는 본 발명에 사용되는 발진기의 특성에 관한 그래프이고, 도 3은 본 발명에 따라 구현된 PLL 알고리즘을 이용한 발진기 노화 곡선에 관한 그래프이다.1 is a block diagram illustrating a PLL processing procedure for implementing the present invention, FIG. 2 is a graph illustrating characteristics of an oscillator used in the present invention, and FIG. 3 is an oscillator aging curve using a PLL algorithm implemented according to the present invention. Is a graph about.

도 2에 도시된 바와 같이, 발진기는 DACW값이 0000(H)(헥사코드값)∼FFFF(H)인 범위에서 32768000+0.524288Hz∼32768000-0.524288Hz의 네가티브 특성을 갖는데, 선형적으로 움직이지만 실제적으로 비선형적인 발진 특성을 보이고 있다.As shown in Fig. 2, the oscillator has a negative characteristic of 32768000 + 0.524288 Hz to 32768000-0.524288 Hz in a range where the DACW value is 0000 (H) (hexacode value) to FFFF (H), but moves linearly. In practice, it exhibits nonlinear oscillation characteristics.

도 1에 도시된 본 발명을 구현하기 위한 망동기 장치중 PLL 처리블록은 외부 레퍼런스(4KHz)에 발진기(4)의 출력(시스템 클럭)을 동기시키기 위해 250 mu s마다 위상 비교기(1)의 결과를 메모리에 저장하고, 128ms마다 프로세서(2)에서 데이터를 읽어 8.192초 조정된 이득값에 따라 D/A 컨버터(3)로 입력하면, D/A 컨버터(3)는 입력 데이터(0∼65536)에 해당하는 아날로그 출력(-5V∼+5V)값을 발진기(4)에 인가하므로써 발진기의 출력을 32.768MHz±0.524288 로 제어하게 된다.The PLL processing block of the network synchronizer device for implementing the present invention shown in FIG. 1 is the result of the phase comparator 1 every 250 mu s to synchronize the output (system clock) of the oscillator 4 to an external reference (4KHz). Is stored in the memory, and data is read from the processor 2 every 128 ms and input to the D / A converter 3 according to the gain value adjusted 8.18.1 seconds, and the D / A converter 3 input data (0 to 65535). By applying the analog output (-5V to + 5V) corresponding to the oscillator 4, the output of the oscillator is controlled to 32.768 MHz ± 0.524288.

이때 프로세서(2)는 초기에 패스트 모드에서 동작후 외부 레퍼런스에 발진기(4)의 출력을 동기시키고 나면 노멀 모드로 운용하고, 외부 레퍼런스에 오류가 없는 한 계속 노멀 모드로 운용하면서 위상 비교기(1) 출력값에 의해 약간씩 DACW값을 변경시키면서 동기를 유지한다.At this time, the processor 2 operates in the normal mode after synchronizing the output of the oscillator 4 to the external reference after operating in the fast mode initially, and continues to operate in the normal mode as long as there is no error in the external reference while the phase comparator 1 The DACW value is changed little by little depending on the output value.

이때 패스트 모드는 망동기 장치가 외부 레퍼런스를 빠르게 추적하기 위한 과정이고, 노멀 모드는 패스트 모드에서 추적된 범위가 정의된 범위내에 들어오면 외부 레퍼런스를 미세하기 추적하기 위한 모드를 뜻한다.In this case, the fast mode is a process for quickly tracking the external reference by the device, and the normal mode is a mode for finely tracking the external reference when the tracked range in the fast mode is within a defined range.

그리고 만약 8초간 위상 비교 출력값이 1개가 되면, 설정된 PLL 이득에 의해 종래에는 64만큼씩 DACW를 증감하였지만 본 발명에서는 16만큼 증감한다. 이것은 현장에서 이득이 64인 경우 DACW값이 급변하게 되어 오히려 과보상되는 문제가 있었기 때문이다.If the phase comparison output value becomes one for 8 seconds, the DACW is increased or decreased by 64 by the set PLL gain, but is increased or decreased by 16 in the present invention. This is because when the gain is 64 in the field, the DACW value is suddenly changed and there is a problem of overcompensation.

그 이유를 상세히 살펴보면, 실제적 곡선을 고려하면 64만큼의 이득을 추가하였을때 발진기의 출력은 낮아진다고 판단되지만 도 2에 도시된 바와 같이, 그 보상값이 적정값이 아니고 과보상되면 실제 출력은 낮아지지 않고 오히려 높아지기 때문이다.In detail, the output of the oscillator is lowered when 64 gains are added in consideration of the actual curve. However, as shown in FIG. 2, the actual output is low when the compensation value is not a proper value and is overcompensated. This is because it is rather high.

따라서 본 발명은 노멀 상태에서의 이득값이 16으로 설정되어 과보상을 피해가도록 설계된 것이다.Therefore, the present invention is designed to avoid overcompensation by setting the gain value in the normal state to 16.

물론 과보상을 피하기 위해서는 이득을 1로 설정하는 것이 가장 이상적이지만, 이렇게 설계할 경우 PLL의 반응속도가 지나치게 느려지게 되어 위상 비교기(1)에서 더 많은 오차가 발생할 수 있기 때문에 종전의 64로 설정된 이득값에서 가장 적정하다고 판단되는 1/4인 16으로 설정한 것이다.Of course, it is ideal to set the gain to 1 to avoid overcompensation, but this design can cause the PLL to slow down too much and cause more error in the phase comparator (1). The value is set to 16, which is 1/4 of the value considered most appropriate.

이렇게 이득값이 1/4로 감소되어 PLL이 처리되면, 실제로 발진기의 변화는 패스트 모드에서 종전의 ±0.002048Hz 보다 더 작은 ±0.000512Hz가 되며, 노멀모드에서는 종전의 ±0.001024Hz 보다 더 작은 ±0.000256Hz가 된다.When the gain is reduced to 1/4 so that the PLL is processed, the oscillator's change actually becomes ± 0.000512Hz, which is less than ± 0.002048Hz in fast mode, and ± 0.000256, which is less than ± 0.001024Hz in normal mode. Hz.

따라서 PLL 반응시간이 2배 늦추어 지는 것이다.Therefore, the PLL reaction time is slowed by 2 times.

이렇게 설계된 PLL 알고리즘에 따라 실제로 적용하여 시스템을 운영한 결과는 도 3에 도시된 바와 같이 약 두달간 1420(H)(즉 5152) 만큼의 노화가 있음을 알수 있다. 도 3의 그래프에서 곡선의 각점은 각각 하루를 의미한다.As a result of operating the system according to the designed PLL algorithm, it can be seen that there is aging as much as 1420 (H) (ie, 5152) for about two months as shown in FIG. 3. Each point of the curve in the graph of FIG. 3 means one day each.

도 3의 그래프를 참조하여 상세히 설명하면, 두달간 노화가 5152 정도 진행된 점에 착안하여, 노화 폭을 두달간 크게 산정하여 6144(1800:H)값으로 하더라도 안전범위 57343(DFFF:H)를 벗어나기 까지는 8개월이 걸리므로 적어도 3∼4개월 교정주기를 8개월 까지 연장할 수 있다.Referring to the graph of FIG. 3, in view of the fact that aging has progressed about 5152 for two months, the aging width is largely calculated for two months, even if the value of 6144 (1800: H) is outside the safety range 57343 (DFFF: H). It takes up to eight months, so you can extend the calibration cycle by at least three to four months to eight months.

또한 초기 세팅을 센터인 32767(7FFF:H)에서 시작하지 않고 20479(4FFF:H) 정도에서 세팅한다면 교정주기는 1년 이상으로 늘어날 수 있다.Also, if the initial setting is set at around 20479 (4FFF: H) without starting at 32767 (7FFF: H), the calibration period can be extended to more than a year.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에 기재된 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것임은 물론이고 그와 같은 변경은 본 발명의 권리범위에 속함은 물론이다.The present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the present invention described in the claims. Of course, such a change is of course within the scope of the present invention.

상술한 바와 같이 본 발명에 의하면, 2계위 망동기 장치에 사용되는 발진기의 교정주기를 1년이상으로 연장할 수 있어 운용자가 망을 운용함에 있어 편리하게 해주는 효과가 있고, 교정주기를 놓칠 확률이 적어지므로 망을 안정되게 운용할 후 있는 효과가 있다.As described above, according to the present invention, it is possible to extend the calibration period of the oscillator used in the two-phase network synchronizer device to one year or more, which makes it convenient for the operator to operate the network. As there is less, it is effective to operate the network stably.

Claims

Oscillator Output Control PLL (Phase Locked-Loop) Adjustment Algorithm Using Phase Comparison Output Value of Two-phase Network System

A method for reducing the oscillator calibration period of a two-stage manipulator, characterized in that the PLL gain is set to adjust the oscillator output by reducing each of the fast mode and the normal mode to 1/4.

2. The two-phase synchronous motor of claim 1, wherein the PLL gain value is set to ± 32 in the fast mode and ± 16 in the normal mode when the phase output value is one for 8 seconds. To reduce oscillator calibration cycle.