KR102414817B1 - Delay-locked loop device and operation method thereof - Google Patents

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Abstract

[목적] 본 발명은, 지연 락 루프 디바이스와 그 동작 방법을 제공한다. [해결수단] 지연 락 루프 디바이스는, 지연선, 복사 회로, 위상 검출기 및 지연 제어기를 포함한다. 지연선은, 지연 코드에 따라 입력 클록에 지연을 실시해, 지연 클록을 제공한다. 복사 회로는, 지연 클록에 근거해 피드백 클록을 생성한다. 위상 검출기는, 입력 클록 및 피드백 클록을 비교해 지연 제어 신호를 생성한다. 지연 제어기는, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 지연선에 제공한다. 지연선은, 제2 시간점에서 입력 클록을 조정한다. 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.[Objective] The present invention provides a delay lock loop device and an operating method thereof. [Solution] The delay lock loop device includes a delay line, a radiation circuit, a phase detector and a delay controller. The delay line provides a delayed clock by delaying the input clock according to the delay code. The copy circuit generates a feedback clock based on the delayed clock. A phase detector compares an input clock and a feedback clock to generate a delay control signal. The delay controller generates the delay code at the first time point according to the delay control signal according to the control clock, delays the copy delay time length, and provides the delay code to the delay line at the second time point. The delay line adjusts the input clock at the second time point. The period of the control clock is adjusted to be greater than the copy delay time length.

Figure R1020200062133
Figure R1020200062133

Description

지연 락 루프 디바이스와 그 동작 방법{DELAY-LOCKED LOOP DEVICE AND OPERATION METHOD THEREOF}DELAY-LOCKED LOOP DEVICE AND OPERATION METHOD THEREOF

본 발명은, 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법에 관한 것으로, 특히, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법에 관한 것이다.The present invention relates to a delay lock loop device and an operation method of the delay lock loop device, and more particularly, to a delay lock loop device applicable to a period of an arbitrary input clock and an operation method of the delay lock loop device.

일반적으로, 지연 락 루프(delay-locked　loop, DLL)는, 수신한 입력 클록을 프리셋(preset) 주기 내에 소망한 지연 클록으로 조정하도록 설정된다. 단, 입력 클록이 비교적 작은 주기를 가지는 경우, DLL은, 오버 시프트(over　shift)를 빈번하게 발생하고, 게다가 지연 클록에 지연이 불충분 또는 과잉인 상황을 발생시킨다. 입력 클록이 비교적 큰 주기를 가지는 경우, DLL은, 오버 시프트를 개선할 수 있지만, DLL이 수신한 입력 클록을 프리셋 주기 내에 소망한 지연 클록으로 조정할 수 없게 된다.In general, a delay-locked loop (DLL) is set to adjust a received input clock to a desired delayed clock within a preset period. However, when the input clock has a relatively small cycle, the DLL frequently overshifts, and moreover, creates a situation in which the delay is insufficient or excessive in the delayed clock. When the input clock has a relatively large period, the DLL can improve overshifting, but the DLL cannot adjust the received input clock to the desired delayed clock within the preset period.

따라서, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스를 설계하는 것은, 당업자가 연구에 힘쓰는 과제의 하나이다.Therefore, designing a delay lock loop device applicable to an arbitrary input clock cycle is one of the tasks that those skilled in the art strive to study.

본 발명은, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법을 제공한다.The present invention provides a delay lock loop device applicable to an arbitrary input clock cycle and an operating method of the delay lock loop device.

본 발명의 지연 락 루프 디바이스는, 지연선(Delay Line), 복사(copy) 회로, 위상 검출기 및 지연 제어기를 포함한다. 지연선은, 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 입력 클록을 지연시킴으로써 지연 클록을 제공하도록 구성된다. 복사 회로는, 지연선에 결합된다. 복사 회로는, 지연 클록을 수신하고, 지연 클록에 근거해 피드백 클록을 생성하도록 구성된다. 위상 검출기는, 복사 회로에 결합된다. 위상 검출기는, 입력 클록과 피드백 클록을 수신하고, 입력 클록과 피드백 클록을 비교해 지연 제어 신호를 생성하도록 구성된다. 지연 제어기는, 위상 검출기 및 지연선에 결합된다. 지연 제어기는, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 지연선에 제공하고, 지연선에 제2 시간점에서 입력 클록의 타이밍을 조정시키도록 구성된다. 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.The delay lock loop device of the present invention includes a delay line, a copy circuit, a phase detector and a delay controller. The delay line is configured to receive an input clock and provide a delayed clock by delaying the input clock in response to a multi-bit delay code. The radiation circuit is coupled to the delay line. The copy circuit is configured to receive the delayed clock and generate a feedback clock based on the delayed clock. The phase detector is coupled to the radiation circuit. The phase detector is configured to receive the input clock and the feedback clock and compare the input clock and the feedback clock to generate a delay control signal. A delay controller is coupled to the phase detector and the delay line. The delay controller generates, according to the control clock, a delay code at a first time point according to the delay control signal, delays a copy delay time length, and provides the delay code to the delay line at a second time point, the delay line and adjust the timing of the input clock at the second time point. The period of the control clock is adjusted to be greater than the copy delay time length.

본 발명의 동작 방법은, 지연 락 루프 디바이스에 적용된다. 동작 방법은, 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 입력 클록을 지연시킴으로써 지연 클록을 제공하는 단계와, 지연 클록에 근거해 피드백 클록을 생성하는 단계와, 입력 클록과 피드백 클록을 비교해 지연 제어 신호를 생성하는 단계와, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 제공해, 제2 시간점에서 입력 클록의 타이밍을 조정하는 단계를 포함하고, 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.The operating method of the present invention is applied to a delay lock loop device. A method of operation includes receiving an input clock and providing a delayed clock by delaying the input clock in response to a delay code of a plurality of bits; generating a feedback clock based on the delayed clock; comparing and generating a delay control signal; according to the control clock, generating a delay code at a first time point according to the delay control signal, delaying the copy delay time length, and providing the delay code at a second time point; adjusting the timing of the input clock at the second time point, wherein the period of the control clock is adjusted to be greater than the copy delay time length.

상기에 근거하여, 제어 클록의 주기는, 복사 지연 시간 길이 보다 크게 조정되고, 지연 락 루프 디바이스 및 동작 방법은, 제어 클록에 근거해 지연 코드를 제공하고, 지연 코드로 복사 지연 시간 길이의 뒤로 입력 클록의 위상을 조정시킨다. 이처럼, 본 발명의 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 주기에 적용할 수 있다.Based on the above, the period of the control clock is adjusted to be greater than the copy delay time length, and the delay lock loop device and operation method provide a delay code according to the control clock, and input the delay code into the copy delay time length backward Adjusts the phase of the clock. In this way, the delay lock loop device and operation method of the present invention can be applied to any period of an input clock.

[도 1] 본 발명의 제1 실시 형태에 의한 지연 락 루프 디바이스의 설명도이다.
[도 2a] 본 발명의 실시 형태에 의한 최소 주기를 가지는 입력 클록에 응용되는 신호 타이밍도이다.
[도 2b] 본 발명의 실시 형태에 의한 최대 주기를 가지는 입력 클록에 응용되는 신호 타이밍도이다.
[도 3a] 본 발명의 실시 형태에 의한 슬로우 스큐에 응용되는 신호 타이밍도이다.
[도 3b] 본 발명의 실시 형태에 의한 패스트 스큐에 응용되는 신호 타이밍도이다.
[도 4] 본 발명의 제2 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다.
[도 5] 본 발명의 제3 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다.
[도 6] 본 발명의 실시 형태에 의한 동작 방법의 플로우도이다.1 is an explanatory diagram of a delay lock loop device according to a first embodiment of the present invention.
2A is a signal timing diagram applied to an input clock having a minimum period according to an embodiment of the present invention.
2B is a signal timing diagram applied to an input clock having a maximum period according to an embodiment of the present invention.
3A is a signal timing diagram applied to slow skew according to an embodiment of the present invention.
3B is a signal timing diagram applied to fast skew according to an embodiment of the present invention.
4 is an explanatory diagram of a delay lock loop device device according to a second embodiment of the present invention.
5 is an explanatory diagram of a delay lock loop device device according to a third embodiment of the present invention.
6 is a flowchart of an operation method according to an embodiment of the present invention.

본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시 형태를 들어 도면에 맞추어 이하대로 상세를 설명한다.In order to make it easy to understand the said characteristic and advantage of this invention, embodiment is given and the detail is demonstrated as follows according to drawing.

본 발명의 일부의 실시예에 대해, 도면에 맞춰 상세히 설명하지만, 이하의 설명에서 인용하는 부재 부호는, 다른 도면에 동일한 부재 부호가 출현하는 경우, 동일 또는 유사한 부재로 간주한다. 이들 실시예는, 본 발명의 일부분에 지나지 않으며, 본 발명의 모든 가능한 실시 형태를 개시하고 있는 것은 아니다. 보다 정확하게는, 이들 실시예는, 본 발명의 청구범위에서의 장치의 범례에 지나지 않는다.Some embodiments of the present invention will be described in detail with reference to the drawings, but reference numerals in the following description refer to the same or similar members when the same reference numerals appear in different drawings. These examples are only a part of the present invention and do not disclose all possible embodiments of the present invention. More precisely, these examples are merely exemplary of the apparatus in the claims of the present invention.

도 1을 참조하고, 도 1은, 본 발명의 제1 실시 형태에 의한 지연 락 루프 디바이스 장치의 설명도이다. 지연 락 루프 디바이스(100)는, 지연선(110), 복사(copy) 회로(120), 위상 검출기(130) 및 지연 제어기(140)를 포함한다. 지연선(110)은, 입력 클록(I_CLK)을 수신하고, 복수 비트의 지연 코드(DCD)에 반응해 입력 클록(I_CLK)을 지연시킴으로써 지연 클록(D_CLK)을 제공한다. 복사 회로(120)는, 지연선(110)에 결합된다. 복사 회로(120)는, 지연선(110)으로부터의 지연 클록(D_CLK)을 수신하고, 지연 클록(D_CLK)에 근거해 피드백 클록(FB_CLK)을 생성한다. 위상 검출기(130)는, 복사 회로(120)에 결합된다. 위상 검출기(130)는, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 수신하고, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 비교해 지연 제어 신호(DCS)를 생성한다.Referring to Fig. 1, Fig. 1 is an explanatory diagram of a delay lock loop device apparatus according to a first embodiment of the present invention. The delay lock loop device 100 includes a delay line 110 , a copy circuit 120 , a phase detector 130 , and a delay controller 140 . The delay line 110 receives the input clock I_CLK and delays the input clock I_CLK in response to the multi-bit delay code DCD to provide the delayed clock D_CLK. The radiation circuit 120 is coupled to the delay line 110 . The copy circuit 120 receives the delayed clock D_CLK from the delay line 110 and generates a feedback clock FB_CLK based on the delayed clock D_CLK. The phase detector 130 is coupled to the radiation circuit 120 . The phase detector 130 receives the input clock I_CLK and the feedback clock FB_CLK, and compares the input clock I_CLK and the feedback clock FB_CLK to generate a delay control signal DCS.

지연 제어기(140)는, 위상 검출기(130)와 지연선(110)에 결합된다. 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해, 지연 제어 신호(DCS)에 따라 제1 시간점에서 지연 코드(DCD)를 생성한다. 본 실시 형태에서는, 지연 제어 신호(DCS)는, 지연 커맨드(UP, DN)를 포함한다. 지연 제어기(140)는, 지연 커맨드(UP)에 따라 지연 코드(DCD)의 수치를 높인다. 지연선(110)은, 수치가 높아진 지연 코드(DCD)에 근거해 입력 클록(I_CLK)의 지연을 증가시킨다. 한편, 지연 제어기(140)는, 지연 커맨드(DN)에 따라 지연 코드(DCD)를 저감시킨다. 지연선(110)은, 수치가 저감된 지연 코드(DCD)에 근거해 입력 클록(I_CLK)의 지연을 감소시킨다. 지연 제어기(140)가 제1 시간점에서 지연 코드(DCD)를 생성할 때, 복사 지연 시간 길이(RDT)를 지연시켜, 제2 시간점에서 지연 코드(DCD)를 지연선(110)에 제공한다. 따라서, 지연선(110)은, 제2 시간점에서 입력 클록(I_CLK)의 타이밍을 조정한다. 본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 다음에, 제2 시간점의 뒤, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 다른 지연 코드(DCD)를 제공한다.The delay controller 140 is coupled to the phase detector 130 and the delay line 110 . The delay controller 140 generates the delay code DCD at a first time point according to the delay control signal DCS based on the control clock CTRL_CLK. In the present embodiment, the delay control signal DCS includes delay commands UP and DN. The delay controller 140 increases the value of the delay code DCD according to the delay command UP. The delay line 110 increases the delay of the input clock I_CLK based on the increased delay code DCD. Meanwhile, the delay controller 140 reduces the delay code DCD according to the delay command DN. The delay line 110 reduces the delay of the input clock I_CLK based on the reduced delay code DCD. When the delay controller 140 generates the delay code DCD at the first time point, it delays the copy delay time length RDT, and provides the delay code DCD to the delay line 110 at the second time point. do. Accordingly, the delay line 110 adjusts the timing of the input clock I_CLK at the second time point. In the present embodiment, the period of the control clock CTRL_CLK is adjusted to be larger than the copy delay time length RDT and smaller than the time length obtained by adding the period of the input clock I_CLK to the copy delay time length RDT. Next, after the second time point, the delay controller 140 provides another delay code DCD based on the control clock CTRL_CLK.

언급해 두어야 할 것으로서, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 커지도록 조정된다. 즉, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)의 뒤에 제어 클록(CTRL_CLK)의 주기를 조정하고, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 약간 커진다. 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후에(즉, 적어도 하나의 입력 클록(I_CLK) 주기의 시간 간격 내에) 다른 지연 코드(DCD)를 생성할 수 있다. 예를 들면, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 단일의 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 또, 다른 예로서, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 두 개의 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 따라서, 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후에(즉, 하나 혹은 두 개의 입력 클록(I_CLK) 주기의 시간 간격 내에) 다른 지연 코드(DCD)를 생성할 수 있다. 따라서, 입력 클록(I_CLK)이 비교적 작은 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 오버 시프트(over　shift)의 상황이 아니다. 또, 입력 클록(I_CLK)이 비교적 큰 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)에 맞춰 조정된 제어 클록(CTRL_CLK)의 주기이다. 따라서, 지연 락 루프 디바이스(100)의 입력 클록(I_CLK)이 소망한 지연 클록(D_CLK)으로 조정될 때까지의 시간 길이는, 연장되지 않는다. 이처럼, 지연 락 루프 디바이스(100)는, 임의의 입력 클록(I_CLK)의 주기에 적용할 수 있고, 또한 규정된 프리셋 주기 내에 수신한 입력 클록(I_CLK)을 소망한 지연 클록(D_CLK)으로 조정할 수 있다.It should be mentioned that the period of the control clock CTRL_CLK is adjusted to be greater than the copy delay time length RDT. That is, the delay lock loop device 100 adjusts the cycle of the control clock CTRL_CLK after the copy delay time length RDT, and the cycle of the control clock CTRL_CLK is slightly larger than the copy delay time length RDT. . The delay controller 140 may generate another delay code DCD after the feedback clock FB_CLK is provided (ie, within a time interval of at least one input clock I_CLK period). For example, the period of the control clock CTRL_CLK is adjusted to be greater than the copy delay time length RDT and smaller than the copy delay time length RDT plus the period of the single input clock I_CLK. In addition, as another example, the period of the control clock CTRL_CLK is greater than the copy delay time length RDT and is smaller than the copy delay time length RDT plus the period of the two input clocks I_CLK. do. Accordingly, the delay controller 140 may generate another delay code DCD after the feedback clock FB_CLK is provided (ie, within a time interval of one or two input clock cycles I_CLK). Accordingly, when the input clock I_CLK has a relatively small period, the delay lock loop device 100 is not in an overshift situation. In addition, when the input clock I_CLK has a relatively large period, the delay lock loop device 100 is the period of the control clock CTRL_CLK adjusted according to the copy delay time length RDT. Accordingly, the length of time until the input clock I_CLK of the delayed lock loop device 100 is adjusted to the desired delayed clock D_CLK is not extended. As such, the delay lock loop device 100 can be applied to any period of the input clock I_CLK, and can also adjust the input clock I_CLK received within a prescribed preset period to a desired delayed clock D_CLK. have.

예를 들면, 도 1과 도 2a를 동시에 참조하고, 도 2a는, 본 발명의 실시 형태에 의한 최소 주기를 가지는 입력 클록에 응용된 신호 타이밍도이다. 본 실시 형태의 신호 타이밍도는, 지연 락 루프 디바이스(100)에 적용된다. 지연 제어기(140)는, 지연 커맨드(UP)에 따라 지연 코드(DCD)의 수치를 높여서, 입력 클록(I_CLK)의 지연을 증가시킨다. 한편, 지연 제어기(140)는, 지연 커맨드(DN)에 따라 지연 코드(DCD)의 수치를 저감해, 입력 클록(I_CLK)의 지연을 감소시킨다. 본 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 지연 제어 신호(DCS)에 따라 제1 시간점(t1)에서 지연 코드(DCD)를 생성한다. 본 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)의 상승 엣지(rising　edge)에 근거해 지연 제어 신호(DCS)에 관련된 지연 코드(DCD)를 생성한다. 일부의 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)의 하강 엣지(falling　edge)에 근거해 지연 제어 신호(DCS)에 관련된 지연 코드(DCD)를 생성한다. 지연선(110)은, 제2 시간점(t2)에서 입력 클록(I_CLK)의 타이밍을 조정한다. 제2 시간점(t2)은, 제1 시간점(t1)에 대해 복사 지연 시간 길이(RDT)의 지연을 가진다. 본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 커지도록 조정된다. 따라서, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 제2 시간점(t2) 이후의 제3 시간점(t3)에서 다른 지연 코드(DCD)를 생성한다. 제3 시간점(t3)과 제1 시간점(t1)과의 사이의 시간 길이는, 실질적으로, 제어 클록(CTRL_CLK)의 주기와 같다.For example, referring to FIGS. 1 and 2A simultaneously, FIG. 2A is a signal timing diagram applied to an input clock having a minimum period according to an embodiment of the present invention. The signal timing diagram of the present embodiment is applied to the delay lock loop device 100 . The delay controller 140 increases the delay of the input clock I_CLK by increasing the value of the delay code DCD according to the delay command UP. Meanwhile, the delay controller 140 reduces the delay of the input clock I_CLK by reducing the value of the delay code DCD according to the delay command DN. In the present embodiment, the delay controller 140 generates the delay code DCD at the first time point t1 according to the delay control signal DCS based on the control clock CTRL_CLK. In the present embodiment, the delay controller 140 generates a delay code DCD related to the delay control signal DCS based on a rising edge of the control clock CTRL_CLK. In some embodiments, the delay controller 140 generates a delay code DCD associated with the delay control signal DCS based on a falling edge of the control clock CTRL_CLK. The delay line 110 adjusts the timing of the input clock I_CLK at the second time point t2 . The second time point t2 has a delay of the copy delay time length RDT with respect to the first time point t1. In the present embodiment, the period of the control clock CTRL_CLK is adjusted to be greater than the copy delay time length RDT. Accordingly, the delay controller 140 generates another delay code DCD at a third time point t3 after the second time point t2 based on the control clock CTRL_CLK. The length of time between the third time point t3 and the first time point t1 is substantially equal to the period of the control clock CTRL_CLK.

본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT)에 의해 결정된다. 따라서, 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후, 단일의 입력 클록(I_CLK)의 주기 또는 단일의 피드백 클록(FB_CLK)의 주기(입력 클록(I_CLK)의 주기는, 실질적으로, 피드백 클록(FB_CLK)의 주기와 같다)의 시간 구간 내에 다른 지연 코드(DCD)를 생성할 수 있다. 따라서, 입력 클록(I_CLK)이 최소의 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 오버 시프트의 상황을 가지지 않는다.In the present embodiment, the period of the control clock CTRL_CLK is determined by the copy delay time length RDT. Accordingly, the delay controller 140, after the feedback clock FB_CLK is provided, the period of the single input clock I_CLK or the period of the single feedback clock FB_CLK (the period of the input clock I_CLK is substantially: Another delay code DCD may be generated within a time interval of the feedback clock FB_CLK). Accordingly, when the input clock I_CLK has a minimum period, the delay lock loop device 100 does not have an overshift situation.

예로서, 도 1, 도 2a 및 도 2b를 동시에 참조하고, 도 2b는, 본 발명의 실시 형태에 의한 최대 주기를 가지는 입력 클록에 응용된 신호 타이밍도이다. 도 2b의 신호 타이밍도는, 지연 락 루프 디바이스(100)에도 적용된다. 본 실시 형태에서는, 도 2a의 복사 지연 시간 길이(RDT)는, 도 2b의 복사 지연 시간 길이(RDT)와 동일하다. 따라서, 본 실시 형태에서는, 도 2b에 도시된 제어 클록(CTRL_CLK)의 주기는, 도 2a에 도시한 제어 클록(CTRL_CLK)의 주기와 같아도 무방하다. 즉, 입력 클록(I_CLK)이 최대 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)에 따라 제어 클록(CTRL_CLK)의 주기를 조정한다. 따라서, 지연 락 루프 디바이스(100)의 입력 클록(I_CLK)이 소망한 지연 클록(D_CLK)으로 조정될 때까지의 시간 길이는, 연장되지 않는다.As an example, simultaneously refer to FIGS. 1, 2A and 2B, and FIG. 2B is a signal timing diagram applied to an input clock having a maximum period according to an embodiment of the present invention. The signal timing diagram of FIG. 2B also applies to the delay lock loop device 100 . In this embodiment, the radiation delay time length RDT of FIG. 2A is the same as the radiation delay time length RDT of FIG. 2B . Accordingly, in the present embodiment, the cycle of the control clock CTRL_CLK shown in FIG. 2B may be the same as the cycle of the control clock CTRL_CLK shown in FIG. 2A. That is, when the input clock I_CLK has the maximum period, the delay lock loop device 100 adjusts the period of the control clock CTRL_CLK according to the copy delay time length RDT. Accordingly, the length of time until the input clock I_CLK of the delayed lock loop device 100 is adjusted to the desired delayed clock D_CLK is not extended.

도 1, 도 3a 및 도 3b를 동시에 참조하고, 도 3a는, 본 발명의 실시 형태에 의한 슬로우 스큐에 응용되는 신호 타이밍도이다. 도 3b는, 본 발명의 실시 형태에 의한 패스트 스큐에 응용되는 신호 타이밍도이다. 도 3a의 신호 타이밍도 및 도 3b의 신호 타이밍도는, 지연 락 루프 디바이스(100)에도 적용된다. 본 실시 형태에서는, 복사 지연 시간 길이(RDT)는, 지연 락 루프 디바이스(100) 프로세스에 의해 생성된 트랜지스터 스큐(skew)에 따라 조정된다. 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정된다. 예를 들면, 지연 락 루프 디바이스(100)의 프로세스에 근거해, 지연 락 루프 디바이스(100)의 트랜지스터가 비교적 큰 임계 전압치를 가질 때, 이는, 지연 락 루프 디바이스(100)의 슬로우 스큐(slow　skew)를 가지는 상황을 의미하고, 지연 락 루프 디바이스(100)가 비교적 큰 지연을 가지게 된다. 도 3a에 도시한 것처럼, 복사 지연 시간 길이(RDT)는, 슬로우 스큐로 증가된다. 복사 지연 시간 길이(RDT)가 슬로우 스큐로 증가되는 것에 의해, 제어 클록(CTRL_CLK)의 주기도 증가된다.1, 3A, and 3B are simultaneously referred to, and FIG. 3A is a signal timing diagram applied to slow skew according to an embodiment of the present invention. 3B is a signal timing diagram applied to fast skew according to an embodiment of the present invention. The signal timing diagram of FIG. 3A and the signal timing diagram of FIG. 3B also apply to the delay lock loop device 100 . In this embodiment, the copy delay time length (RDT) is adjusted according to the transistor skew generated by the delay lock loop device 100 process. Transistor skew is determined by the threshold voltage value of the transistor. For example, based on the process of the delay lock loop device 100 , when the transistor of the delay lock loop device 100 has a relatively large threshold voltage value, this is the slow skew of the delay lock loop device 100 . ), and the delay lock loop device 100 has a relatively large delay. As shown in Fig. 3A, the copy delay time length (RDT) is increased with a slow skew. As the copy delay time length RDT is increased with slow skew, the period of the control clock CTRL_CLK is also increased.

다른 예에서는, 지연 락 루프 디바이스(100)의 트랜지스터가 비교적 작은 임계 전압치를 가질 때, 이는, 지연 락 루프 디바이스(100)가 패스트 스큐(fast　skew)의 상황을 가지는 것을 의미하고, 지연 락 루프 디바이스(100)가 비교적 작은 지연을 가지게 된다. 도 3b에 도시한 것처럼, 복사 지연 시간 길이(RDT)는, 패스트 스큐로 저감된다. 복사 지연 시간 길이(RDT)가 패스트 스큐로 저감되는 것에 의해, 제어 클록(CTRL_CLK)의 주기도 저감된다.In another example, when the transistor of the delay lock loop device 100 has a relatively small threshold voltage value, it means that the delay lock loop device 100 has a fast skew situation, and the delay lock loop device (100) has a relatively small delay. As shown in Fig. 3B, the copy delay time length (RDT) is reduced with fast skew. As the copy delay time length RDT is reduced to fast skew, the period of the control clock CTRL_CLK is also reduced.

도 4를 참조하고, 도 4는, 본 발명의 제2 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다. 제1 실시 형태와 다른 것은, 지연 락 루프 디바이스(200)가 발진기(150)를 더 포함하는 것이다. 본 실시 형태에서는, 발진기(150)는, 지연 제어기(140)에 결합된다. 발진기(150)는, 제어 클록(CTRL_CLK)을 제공한다. 본 실시 형태에서는, 발진기(150)는, 인에이블 신호(ES)를 수신한다. 발진기(150)는, 인에이블 신호(ES)에 따라 유효로 되고, 제어 클록(CTRL_CLK)을 제공한다.Referring to Fig. 4, Fig. 4 is an explanatory diagram of a delay lock loop device device according to a second embodiment of the present invention. The difference from the first embodiment is that the delay lock loop device 200 further includes an oscillator 150 . In this embodiment, the oscillator 150 is coupled to the delay controller 140 . The oscillator 150 provides a control clock CTRL_CLK. In the present embodiment, the oscillator 150 receives the enable signal ES. The oscillator 150 is enabled according to the enable signal ES and provides a control clock CTRL_CLK.

도 5를 참조하고, 도 5는, 본 발명 제3 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다. 제2 실시 형태와 다른 것은, 지연 락 루프 디바이스(300)가 인에이블 신호 생성기(160)를 더 포함하는 것이다. 본 실시 형태에서는, 인에이블 신호 생성기(160)는, 발진기(150)에 결합된다. 인에이블 신호 생성기(160)는, 인에이블 신호(ES)를 제공한다. 본 실시 형태에서는, 인에이블 신호 생성기(160)는, 지연선(110), 복사 회로(120), 위상 검출기(130) 및 지연 제어기(140)에 더 결합된다. 인에이블 신호 생성기(160)는, 인에이블 신호(ES)에 의해 지연선(110), 복사 회로(120), 위상 검출기(130) 및 지연 제어기(140)도 유효로 한다.Referring to Fig. 5, Fig. 5 is an explanatory diagram of a delay lock loop device device according to a third embodiment of the present invention. The difference from the second embodiment is that the delay lock loop device 300 further includes an enable signal generator 160 . In this embodiment, the enable signal generator 160 is coupled to the oscillator 150 . The enable signal generator 160 provides the enable signal ES. In this embodiment, the enable signal generator 160 is further coupled to the delay line 110 , the radiation circuit 120 , the phase detector 130 , and the delay controller 140 . The enable signal generator 160 also validates the delay line 110 , the radiation circuit 120 , the phase detector 130 , and the delay controller 140 by the enable signal ES.

도 1과 도 6을 동시에 참조하면, 도 6은, 본 발명의 실시 형태에 의한 동작 방법의 플로우도이다. 스텝(S110)에서는, 지연선(110)은, 입력 클록(I_CLK)을 수신하고, 복수 비트의 지연 코드(DCD)에 반응해 입력 클록(I_CLK)을 지연시킴으로써 지연 클록(D_CLK)을 제공한다. 스텝(S120)에서는, 복사 회로(120)는, 지연 클록(D_CLK)에 근거해 피드백 클록(FB_CLK)을 생성한다. 스텝(S130)에서는, 위상 검출기(130)는, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 비교해 지연 제어 신호(DCS)를 생성한다. 스텝(S140)에서는, 제어 클록에 근거하여, 지연 제어기(140)는, 지연 제어 신호(DCS)에 따라 제1 시간점에서 지연 코드(DCD)를 생성하고, 복사 지연 시간 길이를 지연하여 제2 시간점에서 지연 코드(DCD)를 제공한다. 또한 지연선(110)은, 제2 시간점에서 입력 클록(I_CLK)의 타이밍을 조정한다. 본 실시 형태의 스텝(S110~S140)의 실시의 상세는, 적어도 도 1~도 3b의 복수의 실시 형태에서 충분한 교시를 얻을 수 있기 때문에, 여기서는 반복해 기재하지 않는다.Referring to FIGS. 1 and 6 simultaneously, FIG. 6 is a flowchart of an operation method according to an embodiment of the present invention. In step S110 , the delay line 110 receives the input clock I_CLK and delays the input clock I_CLK in response to the multi-bit delay code DCD to provide the delayed clock D_CLK. In step S120 , the copy circuit 120 generates a feedback clock FB_CLK based on the delayed clock D_CLK. In step S130 , the phase detector 130 generates the delay control signal DCS by comparing the input clock I_CLK with the feedback clock FB_CLK. In step S140 , based on the control clock, the delay controller 140 generates a delay code DCD at a first time point according to the delay control signal DCS, and delays the copy delay time length to a second time point. Provides a delay code (DCD) at a time point. In addition, the delay line 110 adjusts the timing of the input clock I_CLK at the second time point. The details of the implementation of steps S110 to S140 of the present embodiment will not be repeated here because sufficient teaching can be obtained at least in the plurality of embodiments of FIGS. 1 to 3B .

요약하면, 본 발명의 제어 클록의 주기는, 복사 지연 시간 길이 보다 크고, 지연 락 루프 디바이스 및 동작 방법은, 제어 클록에 근거하여 지연 코드를 제공하고, 지연 코드로 복사 지연 시간 길이의 뒤로 입력 클록의 위상을 조정시킬 수 있다. 이와 같이, 본 발명의 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 주기에 적용할 수 있고, 또한 규정되는 프리셋 기간 내에 수신한 입력 클록을 소망한 지연 클록으로 조정할 수 있다.In summary, the period of the control clock of the present invention is greater than the copy delay time length, the delay lock loop device and the method of operation provide a delay code based on the control clock, and the input clock with the delay code behind the copy delay time length phase can be adjusted. In this way, the delay lock loop device and operation method of the present invention can be applied to an arbitrary input clock cycle, and an input clock received within a prescribed preset period can be adjusted to a desired delayed clock.

본 발명은 실시예를 상기와 같이 개시했지만, 본 발명을 한정하기 위한 것이 아니며, 당업자는 본 발명의 정신을 일탈하지 않는 범위에서 약간의 변경과 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는 후술하는 청구범위를 기준으로 한다.Although the present invention has disclosed the embodiment as described above, it is not intended to limit the present invention, and those skilled in the art can make some changes and modifications within the scope without departing from the spirit of the present invention, and therefore the protection scope of the present invention is based on the claims to be described later.

본 발명은, 지연 락 루프 디바이스 및 그 동작 방법에 관한 것이다. 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 사이클에 적용할 수 있다.The present invention relates to a delay lock loop device and a method of operating the same. The delay lock loop device and method of operation are applicable to any cycle of the input clock.

100, 200, 300: 지연 락 루프 디바이스
110: 지연선
120: 복사 회로
130: 위상 검출기
140: 지연 제어기
150: 발진기
160: 인에이블 신호 생성기
D_CLK: 지연 클록
DCD: 지연 코드
DCS: 지연 제어 신호
DN, UP: 지연 커맨드
ES: 인에이블 신호
FB_CLK: 피드백 클록
I_CLK: 입력 클록
RDT: 복사 지연 시간 길이
S110~S140: 스텝
t1: 제1 시간점
t2: 제2 시간점
t3: 제3 시간점100, 200, 300: delay lock loop device
110: delay line
120: radiation circuit
130: phase detector
140: delay controller
150: oscillator
160: enable signal generator
D_CLK: Delayed clock
DCD: Delay Code
DCS: Delay control signal
DN, UP: Delay command
ES: enable signal
FB_CLK: feedback clock
I_CLK: input clock
RDT: length of copy delay time
S110~S140: Step
t1: first time point
t2: second time point
t3: 3rd time point

Claims (13)

지연 락 루프 디바이스에 있어서,
입력 클록을 수신하고, 복수 비트의 지연 코드에 반응하여 상기 입력 클록에 지연을 실시함으로써 지연 클록을 제공하도록 구성된 지연선;
상기 지연선에 결합되어, 상기 지연 클록을 수신하고, 상기 지연 클록에 기초하여 피드백 클록을 생성하도록 구성된 복사 회로;
상기 복사 회로에 결합되어, 상기 입력 클록과 상기 피드백 클록을 수신하고, 상기 입력 클록과 상기 피드백 클록을 비교하여 지연 제어 신호를 생성하도록 구성된 위상 검출기; 및
상기 위상 검출기 및 상기 지연선에 결합되어, 제어 클록에 기초하여, 상기 지연 제어 신호에 따라 제1 시간점에서 상기 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜 제2 시간점에서 상기 지연선에 상기 지연 코드를 제공하고, 상기 지연선에 상기 제2 시간점에서 상기 입력 클록의 타이밍을 조정하는 지연 제어기
를 포함하고,
상기 제어 클록의 주기는,
상기 복사 지연 시간 길이 보다 크고,
상기 지연 제어기는,
상기 제어 클록에 기초하여 상기 제2 시간점 뒤의 제3 시간점에서 다른 지연 코드를 제공하고,
상기 제3 시간점과 상기 제1 시간점의 사이의 시간의 길이는,
상기 제어 클록의 주기와 같은
지연 락 루프 디바이스.A delay lock loop device comprising:
a delay line configured to receive an input clock and provide a delayed clock by delaying the input clock in response to a plurality of bit delay codes;
a radiation circuit coupled to the delay line and configured to receive the delayed clock and generate a feedback clock based on the delayed clock;
a phase detector coupled to the radiation circuit to receive the input clock and the feedback clock, and to compare the input clock and the feedback clock to generate a delay control signal; and
coupled to the phase detector and the delay line to generate, based on a control clock, the delay code at a first time point according to the delay control signal, and delay a radiation delay time length to delay the radiation delay time length at a second time point a delay controller for providing the delay code to and adjusting the timing of the input clock at the second time point on the delay line
including,
The cycle of the control clock is
greater than the length of the copy delay time,
The delay controller is
providing another delay code at a third time point after the second time point based on the control clock;
The length of time between the third time point and the first time point is,
equal to the period of the control clock
Delay lock loop device. 삭제delete 제1항에 있어서,
상기 복사 지연 시간 길이는, 상기 지연 락 루프 디바이스의 프로세스에 의해 생성되는 트랜지스터 스큐에 따라 조정되고,
상기 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정되는
지연 락 루프 디바이스.According to claim 1,
the length of the copy delay time is adjusted according to a transistor skew produced by a process of the delay lock loop device;
The transistor skew is determined by a threshold voltage value of the transistor.
Delay lock loop device. 제3항에 있어서,
상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 슬로우 스큐에 따라 증가되고,
상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 패스트 스큐에 따라 저감되는
지연 락 루프 디바이스.4. The method of claim 3,
The length of the copy delay time is increased according to the slow skew of the transistor skew,
The length of the radiation delay time is reduced according to the fast skew of the transistor skew.
Delay lock loop device. 제1항에 있어서,
상기 지연 제어기에 결합되어, 상기 제어 클록을 제공하도록 구성된 발진기
를 더 포함하는 지연 락 루프 디바이스.According to claim 1,
an oscillator coupled to the delay controller and configured to provide the control clock
Delay lock loop device further comprising a. 제5항에 있어서,
상기 발진기는,
인에이블 신호에 따라 유효로 되어 상기 제어 클록을 제공하는
지연 락 루프 디바이스.6. The method of claim 5,
The oscillator is
enabled according to an enable signal to provide the control clock
Delay lock loop device. 제6항에 있어서,
상기 발진기에 결합되어, 상기 인에이블 신호를 제공하도록 구성된 인에이블 신호 생성기
를 더 포함하는 지연 락 루프 디바이스.7. The method of claim 6,
an enable signal generator coupled to the oscillator and configured to provide the enable signal
Delay lock loop device further comprising a. 제7항에 있어서,
상기 인에이블 신호 생성기는,
상기 지연선, 상기 복사 회로, 상기 위상 검출기 및 상기 지연 제어기에 더 결합되고,
상기 인에이블 신호에 의해 상기 지연선, 상기 복사 회로, 상기 위상 검출기 및 상기 지연 제어기를 유효로 하는
지연 락 루프 디바이스.8. The method of claim 7,
The enable signal generator,
further coupled to the delay line, the radiation circuit, the phase detector and the delay controller;
enabling the delay line, the radiation circuit, the phase detector and the delay controller by the enable signal
Delay lock loop device. 지연 락 루프 디바이스의 동작 방법에 있어서,
입력 클록을 수신하고, 복수 비트의 지연 코드에 반응하여 상기 입력 클록을 지연시킴으로써 지연 클록을 제공하는 단계;
상기 지연 클록에 기초하여 피드백 클록을 생성하는 단계;
상기 입력 클록과 상기 피드백 클록을 비교하여 지연 제어 신호를 생성하는 단계;
제어 클록에 기초하여, 상기 지연 제어 신호에 따라 제1 시간점에서 상기 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 제공해, 상기 제2 시간점에서 상기 입력 클록의 타이밍을 조정하는 단계; 및
상기 제2 시간점 뒤의 제3 시간점에서, 다른 지연 코드를 제공하는 단계
를 포함하고,
상기 제어 클록의 주기는,
상기 복사 지연 시간 길이 보다 크고,
상기 제3 시간점과 상기 제1 시간점과의 사이의 시간 길이는,
상기 제어 클록의 주기와 같은
지연 락 루프 디바이스의 동작 방법.A method of operating a delay lock loop device, comprising:
receiving an input clock and providing a delayed clock by delaying the input clock in response to a plurality of bit delay codes;
generating a feedback clock based on the delayed clock;
generating a delay control signal by comparing the input clock with the feedback clock;
Based on a control clock, generating the delay code at a first time point according to the delay control signal, delaying a copy delay time length, providing the delay code at a second time point, at the second time point, the input adjusting the timing of the clock; and
at a third time point after the second time point, providing another delay code;
including,
The cycle of the control clock is
greater than the length of the copy delay time,
The length of time between the third time point and the first time point is,
equal to the period of the control clock
How a delayed lock loop device works. 삭제delete 제9항에 있어서,
상기 지연 락 루프 디바이스의 프로세스에 의해 생성되는 트랜지스터 스큐에 따라 상기 복사 지연 시간 길이를 조정하고,
상기 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정되는
지연 락 루프 디바이스의 동작 방법.10. The method of claim 9,
adjusting the length of the copy delay time according to a transistor skew generated by a process of the delay lock loop device;
The transistor skew is determined by a threshold voltage value of the transistor.
How a delayed lock loop device works. 제11항에 있어서,
상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 슬로우 스큐에 따라 증가되고,
상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 패스트 스큐에 따라 저감되는
지연 락 루프 디바이스의 동작 방법.12. The method of claim 11,
The length of the copy delay time is increased according to the slow skew of the transistor skew,
The length of the radiation delay time is reduced according to the fast skew of the transistor skew.
How a delayed lock loop device works. 제9항에 있어서,
인에이블 신호에 따라 상기 제어 클록을 제공하는 단계
를 더 포함하는 지연 락 루프 디바이스의 동작 방법.10. The method of claim 9,
providing the control clock according to an enable signal;
Method of operation of a delay lock loop device further comprising a.
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