KR20020028066A - 이중 셀 전원 전압을 가지는 에스램 - Google Patents

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Abstract

이중 셀 전원 전압을 가지는 에스램이 게시된다. 본 발명의 이중 셀 전원 전압을 가지는 에스램은 셀 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 메모리 셀 어레이; 외부 전원 전압이 공급되며, 제2 두께의 게이트 산화층을 가지는 주변 회로부; 및 상기 외부 전원 전압을 변압하여, 셀 전원 전압을 제공하는 전원 전압 공급 회로를 구비한다. 셀 전원 전압은 외부 전원 전압이 소정의 기준 전압보다 높을 때에는 외부 전원 전압보다 제1 전압만큼 낮으며, 외부 전원 전압이 기준 전압보다 낮을 때에는 외부 전원 전압과 동일한 전압 레벨을 가진다. 본 발명의 이중 셀 전원 전압을 가지는 에스램에 의하면, 엑티브나 스탠바이 모드에서는 외부 전원 전압을 강하하여 셀 전원 전압을 공급하고, 데이터 유지 모드에서는 외부 전원 전압과 동일한 레벨의 셀 전원 전압이 공급된다. 그러므로, 본 발명의 에스램에 의하면, 전류의 소모도 감소되면서, 데이터 유지 모드에서의 셀 전원 전압이 전원 전압 이하로 하강하는 것이 방지되어, 효율적으로 데이터가 유지될 수 있다.

Description

이중 셀 전원 전압을 가지는 에스램{SRAM WITH DUAL POWER VOLTAGE}
본 발명은 메모리 장치에 관한 것으로서, 특히 데이터 유지(retention) 모드에서 효율적으로 데이터를 유지하는 에스램(SRAM: Static Random Access Memory)에 관한 것이다.
SRAM은 메모리 셀 어레이와 주변 회로부로 구성된다고 할 수 있다. 행과 열로 지정되는 매트릭스(matrix) 구조의 메모리 셀 어레이에는, 복수개의 메모리 셀들이 배열되고, 각각의 메모리 셀은 데이터를 저장할 수 있다. 주변 회로부에는, 상기 메모리 셀을 지정하기 위한 회로들과 상기 메모리 셀에/로부터 데이터를 입/출력하기 위한 회로 등이 배치된다.
일반적인 SRAM에서는 집적도를 높이기 위하여, 메모리 셀 어레이의 트랜지스터들은 거의 설계 한계(design rule)에 가까운 크기로 구현된다. 그리고, 이러한 메모리 셀 어레이의 트랜지스터의 신뢰성을 높이기 위하여, 트랜지스터의 게이트에는 외부 전원 전압이 강하된 셀 전원 전압이 인가된다.
그런데, 종래의 에스램에 의하면, 외부 전원 전압이 일정한 전압 이하로 하강하는 데이터 유지 모드에서는 셀 전원 전압이 지나치게 하강하여, 데이터 저장 신뢰성이 낮아지는 문제점이 발생한다.
본 발명의 목적은 데이터 유지 모드에서 셀 전원 전압이 일정 전압 이하로 하강하는 것을 방지하여, 효율적으로 데이터를 유지하는 에스램을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 이중 셀 전원 전압을 가지는 에스램을 개념적으로 나타내는 도면이다.
도 2는 도 1의 전원 전압 감지부(30c)를 구체적으로 나타내는 도면이다.
도 3a와 도 3b는 외부 전원 전압(VCC)의 변화에 따른 주요 신호의 변화를 나타내는 도면이다.
도 4는 도 1의 전원 전압 감지부의 다른 예를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 에스램의 단면도로서, 메모리 셀 어레이의 게이트 산화막과 주변 회로부의 게이트 산화막의 두께를 비교하기 위하여 설명하기 위한 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 에스램(SRAM)에 관한 것이다. 본 발명의 이중 셀 전원 전압을 가지는 에스램은 셀 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 메모리 셀 래치부; 외부 전원 전압이 공급되며, 제2 두께의 게이트 산화층을 가지는 주변 회로부; 및 상기 외부 전원 전압을 변압하여, 상기 셀 전원 전압을 제공하는 전원 전압 공급 회로를 구비한다. 상기 셀 전원 전압은 상기 외부 전원 전압이 소정의 기준 전압보다 높을 때에는 상기 외부 전원 전압보다 제1 전압만큼 낮으며, 상기 외부 전원 전압이 상기 기준 전압보다 낮을 때에는 상기 외부 전원 전압과 동일한 전압 레벨을 가진다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 이중 셀 전원 전압을 가지는 에스램을 개념적으로 나타내는 도면이다. 도 1을 참조하면, 본 발명의 이중 셀 전원 전압을 가지는 에스램은 메모리 셀 어레이(10), 주변 회로부(20) 및 전원 전압 공급 회로(30)를 포함하여 구성된다. 전원 전압 공급 회로(30)는 외부 전원 전압(VCC)을 변압하여, 셀 전원 전압(VCELL)을 제공한다. 즉, 메모리 셀 어레이(10)에는 전원전압 공급 회로(30)로부터 셀 전원 전압(VCELL)이 공급되며, 주변 회로부(20)에는 외부 전원 전압(VCC)이 인가된다.
도 1에는 상기 메모리 셀 어레이(10)에 포함되는 메모리 셀(10')이 대표적으로 나타난다. 메모리 셀(10')은 2개의 피모스 트랜지스터들(P1, P2)와 4개의 앤모스 트랜지스터들(N1, N2, N3, N4)로 구성된다. 상기 피모스 트랜지스터들(P1, P2)은 부하 트랜지스터로, 앤모스 트랜지스터들(N1, N2)은 드라이빙 트랜지스터로 각각 구동한다. 상기 트랜지스터들(P1, P2, N1, N2)에 의하여, 데이터를 저장하는 래치부(10a)가 구현된다. 한편, 상기 앤모스 트랜지스터들(N3, N4)은 워드라인(WL)에 의하여 게이팅되며, 래치부에 의하여 저장된 데이터를 비트라인(BL)과 상보 비트라인(/BL)으로 전송한다.
메모리 셀(10')의 피모스 트랜지스터(P1, P2)의 드레인 단자에는 셀 전원 전압(VCELL)이 인가된다. 그런데, 상기 셀 전원 전압(VCELL)이 일정 전압 이하로 하강하는 경우에는, 메모리 셀에 저장되는 데이터가 매우 불안한 상태가 될 수 있다.
상기 전원 전압 공급 회로(30)는 다이오드 소자(30a), 스위칭 소자(30b) 및 전원 전압 감지부(30c)를 구비한다. 바람직하기로는, 상기 다이오드 소자(30a)는 외부 전원 전압(VCC)과 연결되는 소스 단자와, 상기 셀 전원 전압(VCELL)과 공통 접합되는 드레인과 게이트 단자를 가지는 피모스 트랜지스터이다. 상기 스위칭 소자(30b)는 상기 전원 전압 감지부(30c)로부터 생성되는 감지 신호(/VDET)에 의하여 게이팅되며, 외부 전원 전압(VCC)과 셀 전원 전압(VCELL)에 연결되는 접합 단자들을 가지는 피모스 트랜지스터이다.
도 2는 도 1의 전원 전압 감지부(30c)를 구체적으로 나타내는 도면이다. 전원 전압 감지부(30c)는 제1 감지부(31), 제2 감지부(33) 및 버퍼부(35)로 구현된다. 본 실시예에서는, 전원 전압 감지부(30c)에서 소모될 수 있는 소모 전류를 최소화하기 위하여, 저항들(R31, R33, R35)이 내장된다.
도 3a와 도 3b는 외부 전원 전압(VCC)의 변화에 따른 주요 신호의 변화를 나타내는 도면이다. 여기서, 영역Ⅰ은 액티브 모드를 나타내며, 영역 Ⅱ, Ⅳ는 스탠바이(stand-by) 모드이다. 그리고, 영역 Ⅲ은 데이터 유지(retention) 모드를 나타낸다.
도 2와 도 3a 및 도 3b 참조하여, 먼저, 액티브 모드(영역 Ⅰ) 또는 스탠바이 모드(영역 Ⅱ,Ⅳ)에서는, 제1 감지부(31)의 출력신호(VN1)는 제2 감지부(33)의 앤모스 트랜지스터를 턴-온시킬 수 있는 1V 정도, 제2 감지부(33)의 출력신호(VN2)는 0V 정도를 유지한다. 그리고, 전원 감지부(30c)의 출력 신호인 감지 신호(/VDET)는 로직 "하이(high)"이다.
계속하여, 외부 전원 전압(VCC)이 소정의 기준 전압(예를 들면, 2.3V) 이하로 하강하여, 본 발명의 에스램이 데이터 유지 모드(영역 Ⅲ)로 진입된다고 가정하자. 그러면, 제1 감지 파트(31)의 출력신호(VN1)의 전압 레벨은 하강하고, 제2 감지 파트(33)의 출력신호(VN2)의 전압 레벨은 상승한다. 그리고, 감지 신호(/VDET)는 로직 "로우(low)"가 된다.
따라서, 상기 외부 전원 전압(VCC)의 레벨이 기준 전압 보다 높은 액티브나 스탠바이 모드에서는, 상기 셀 전원 전압(VCELL)은 상기 외부 전원 전압(VCC)에 비하여, 상기 다이오드 소자(30a)인 피모스 트랜지스터의 문턱 전압만큼 낮은 전압 레벨이 된다. 그러나, 상기 외부 전원 전압(VCC)의 레벨이 기준 전압 보다 낮은 데이터 유지 모드에서는, 상기 스위칭 소자(30b)가 "턴온"된다. 그리고, 상기 셀 전원 전압(VCELL)은 상기 외부 전원 전압(VCC)과 동일한 전압 레벨이 된다.
결론적으로, 액티브나 스탠바이 모드에서는, 외부 전원 전압(VCC)으로부터 일정 전압만큼 하강한 전압 레벨을 가지는 셀 전원 전압(VCELL)이 메모리 셀에 인가되어, 트랜지스터의 게이트 산화막을 보호한다.
그러나, 데이터 유지 모드에서는, 외부 전원 전압(VCC)과 동일한 전압레벨을 가지는 셀 전원 전압(VCELL)이 메모리 셀에 인가됨으로써, 메모리 셀이 데이터를 안정적으로 저장할 수 있다.
도 4는 도 1의 전원 전압 감지부의 다른 예를 나타내는 도면으로서, 주감지부(41)를 통하여 소모 전류의 양을 테스트할 수 있다. 도 4를 참조하면, 상기 전원 전압 감지부(30c')는 주 감지부(41), 제1 제어부(43) 및 제2 제어부(45)를 구비한다. 상기 주 감지부(41)는 도 3의 전원 전압 감지부(30c)와 거의 동일하므로, 그에 대한 구체적인 기술은 생략된다. 다만, 주 감지부(41)에는 제1 퓨즈(F41)가 내장된다. 그리고, 상기 제1 퓨즈(F41)와 제2 퓨즈(F42)가 절단됨으로써, 상기 주 감지부(41)의 구동이 제어된다.
제1 제어부(43)에는 제3 퓨즈(F43)가 내장된다. 상기 제3 퓨즈(F43)가 절단되면, 상기 감지 신호(/VDET)는 비활성 상태 즉, 외부 전원 전압(VCC)의 레벨이 된다. 따라서, 스위칭 소자(30b, 도 1 참조)는, 항상 턴-오프된다.
제2 제어부(45)에는 제4 퓨즈(F45)가 내장된다. 상기 제4 퓨즈(F45)와 주감지부(41)의 제2 퓨즈(F42)가 절단되면, 상기 감지 신호(/VDET)는 활성 상태 즉, 접지 전압(VSS)의 레벨이 된다. 따라서, 스위칭 소자(30b)는, 턴온된다.
제1, 제2 및 제4 퓨즈(F41, F42, F45)의 절단 조합에 의하여, 주 감지부(41)에서 소모되는 전류의 양을 알 수 있다.
예를 들면, 첫번째로 제4 퓨즈(F45)를 절단하여, 상기 감지 신호(/VDET)를 로직 "로우(low)"로 한다. 그러면, 메모리 셀 어레이부(10)를 포함한 SRAM 전체의 스탠바이 전류가 측정될 수 있다. 이때, 제2 퓨즈(F42)를 절단하여, 피모스 트랜지스터(P50)와 앤모스 트랜지스터(N50)에 의한 직류 전류 패스를 차단한다.
두번째로, 제1 퓨즈(F41)를 절단하여, 이전과 동일한 조건으로 스탠바이 전류를 측정한다. 첫 번째와 두 번째 측정된 스탠바이 전류양을 비교하여, 주 감지부(41)에 의하여 소모되는 전류를 알 수 있다.
도 5는 본 발명의 일실시예에 따른 에스램의 단면도로서, 메모리 셀 래치부 산화막과 주변 회로부의 게이트 산화막의 두께를 비교하기 위하여 설명하기 위한 도면이다. 본 발명의 에스램은, 도 5에 도시된 바와 같은, 이중 게이트 산화막 공정(Dual Gate Oxide Process)에 적용되는 경우 더욱 효과적이다. 이중 게이트 산화막 공정에 의하면, 메모리 셀 래치부(영역α)의 게이트 산화막의 두께(t1)가 주변 회로부(영역β)의 게이트 산화막의 두께(t2)보다 작다. 이와 같이, 메모리 셀 래치부(영역α)의 게이트 산화막을 얇게 제조함으로써, 전체 메모리 셀의 면적을 감소시킬 수 있다. 그리고, 얇게 제조된 메모리 셀 어레이의 게이트 산화막을 위하여,셀 전원 전압(VCELL)이 공급된다.
본 발명의 이중 셀 전원 전압을 가지는 에스램에서는, 셀 전원 전압(VCELL)을 데이터 유지 모드에서는 외부 전원 전압과 동일한 전압 레벨로 함으로써, 효율적으로 데이터를 유지할 수 있다.
그러나, 본 발명의 에스램은 메모리 셀 래치부와 주변 회로부에서의 게이트 산화막의 두께를 동일하게 하는 표준 공정에 대하여, 적용되더라도, 상당한 효과가 발생할 것임은 당업자에게는 자명한 사실이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 이중 셀 전원 전압을 가지는 에스램에 의하면, 엑티브나 스탠바이 모드에서는 외부 전원 전압을 강하하여 셀 전원 전압을 공급하고, 데이터 유지 모드에서는 외부 전원 전압과 동일한 레벨의 셀 전원 전압이 공급된다. 그러므로, 본 발명의 에스램에 의하면, 전류의 소모도 감소되면서, 셀 전원 전압이 일정 전압 이하로 하강하는 것이 방지되어, 효율적으로 데이터가 유지될 수 있다.

Claims (6)

  1. 에스램(SRAM)에 있어서,
    셀 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 메모리 셀 래치부;
    외부 전원 전압이 공급되며, 제2 두께의 게이트 산화층을 가지는 주변 회로부; 및
    상기 외부 전원 전압을 변압하여, 상기 셀 전원 전압을 제공하는 전원 전압 공급 회로를 구비하며,
    상기 셀 전원 전압은
    상기 외부 전원 전압이 소정의 기준 전압보다 높을 때에는 상기 외부 전원 전압보다 제1 전압만큼 낮으며,
    상기 외부 전원 전압이 상기 기준 전압보다 낮을 때에는 상기 외부 전원 전압과 동일한 전압 레벨을 가지는 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
  2. 제1 항에 있어서, 상기 제1 전압은
    피모스 트랜지스터의 문턱 전압인 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
  3. 제1 항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 얇은 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
  4. 제1 항에 있어서,
    상기 제1 두께는 상기 제2 두께와 동일한 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
  5. 제1 내지 제4 항 중의 어느 하나의 항에 있어서,
    상기 전원 전압 공급 회로는
    상기 기준 전압보다 낮은 전압으로 하강하는 상기 외부 전원 전압에 응답하여, 활성화되는 감지 신호를 발생하는 전원 전압 감지부;
    상기 감지 신호의 활성에 응답하여 턴온되어, 상기 외부 전원 전압과 동일한 레벨의 상기 셀 전원 전압을 제공하는 스위칭 소자; 및
    상기 외부 전원 전압과 상기 셀 전원 전압 사이에 형성되는 다이오드 소자를 구비하는 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
  6. 제5 항에 있어서,
    상기 전원 전압 감지부는
    상기 기준 전압보다 낮은 전압으로 하강하는 상기 외부 전원 전압에 응답하여 활성화되는 감지 신호를 발생하고, 소정의 제1 퓨즈 및 제2 퓨즈를 포함하는 주 감지부로서, 상기 제1 퓨즈 및 제2 퓨즈의 절단에 의하여 구동이 제어되는 상기 주 감지부;
    소정의 제3 퓨즈를 포함하며, 상기 제3 퓨즈의 절단에 의하여 상기 감지 신호를 비활성 상태로 유지하도록 제어하는 제1 제어부; 및
    소정의 제4 퓨즈를 포함하며, 상기 제4 퓨즈의 절단에 의하여 상기 감지 신호를 활성 상태로 유지하도록 제어하는 제2 제어부를 구비하는 것을 특징으로 하는 이중 셀 전원 전압을 가지는 에스램.
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