KR20020022949A - 반도체 장치의 박막 증착방법 - Google Patents

Abstract

본 발명은 반도체 장치의 박막 증착방법에 관한 것으로, 종래 반도체 장치의 박막증착방법은 갭필(gap fill)능력을 향상시키기 위해 바이어스 전압을 높임으로써, 강한 바이어스 전압에 의하여 기판이 깨지는 경우가 발생하여, 반도체 장치의 수율이 저하되고 공정의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 증착할 박막의 최적 갭필(gap fill)능력을 갖는 증착과 스퍼터링 비를 산출하는 단계와; 상기 증착과 스퍼터링 비와 동일한 조건 내에서 바이어스 전압을 기판이 손상되지 않는 범위 이하로 낮추는 단계와; 상기 증착과 스퍼터링 비의 조건을 유지하도록 상기 가소된 바이어스 전압에 해당하는 비의 가스의 양을 줄이거나 챔버의 압력을 줄이는 단계로 구성되어, 증착과 스퍼터링 레이트를 구하고, 그 값에 따라 바이어스전압과 가스의 양 또는 챔버의 압력을 줄임으로써, 갭필(gap fill)능력의 감소 없이 기판이 손상되는 것을 방지하는 효과가 있다.

Description

반도체 장치의 박막 증착방법{THIN FILM DEPOSITION METHOD FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 박막 증착방법에 관한 것으로, 특히 박막의 증착시 바이어스 전압과 가스의 공급량을 제어하여 웨이퍼의 깨짐현상을 방지하는데 적당하도록 한 반도체 장치의 박막 증착방법에 관한 것이다.

도1은 스퍼터링 또는 화학기상증착법에 의해 박막을 증착하는 일반적인 박막증착의 단면도로서, 이에 도시한 바와 같이 요철이 형성된 기판(1)에 바이어스 전압(bias)을 인가하고, 증착의 소스가스(gas)를 흐르게 하거나, 스퍼터링 법의 경우 증착하고자 하는 박막의 성분을 스퍼터링하여 기판(1) 상에 박막(2)을 형성한다.

이때, 상기 박막(2)이 증착되는 기판(1)의 상부면에 게이트와 같은 돌출된 구조 또는 트랜치와 같은 홈이 형성되어, 그 기판(1)의 상부가 균일하지 않은 경우 증착되는 박막(2)은 그 홈의 구석부분에 증착되지 않는 경우가 발생하거나, 트랜치의 경우 중앙부보다 상부측에 먼저 박막(1)이 증착되어 트랜치를 모두 채울 수 없는 경우가 발생하게 된다.

이를 방지하기 위해서 상기 바이어스전압(bias)을 증가시켜, 상기 스퍼터링되는 이온 또는 가스(gas)가 기판(1)으로의 증착되는 힘을 증가시켜 갭필(gap fill)능력을 향상시키게 된다.

이와 같은 갭필(gap fill) 능력을 결정하는 성분중 증착과 스퍼터링 레이트가 중요하며, 이와 같은 스퍼티링과 증착 레이트는 상기 바이어스전압(bias)과 가스(gas)의 양에 의해 결정된다.

상기한 바와 같이 종래 반도체 장치의 박막 증착방법은 갭필(gap fill)능력을 향상시키기 위해 바이어스 전압을 높임으로써, 강한 바이어스 전압에 의하여 기판이 깨지는 경우가 발생하여, 반도체 장치의 수율이 저하되고 공정의 신뢰성이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 강한 바이어스 전압을 사용하지 않고 갭필능력을 향상시키는 반도체 장치의 박막 증착방법을 제공함에 그 목적이 있다.

도1은 일반적인 박막 증착의 모식 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:박막

상기와 같은 목적은 증착할 박막의 최적 갭필(gap fill)능력을 갖는 증착과 스퍼터링 비를 산출하는 단계와; 상기 증착과 스퍼터링 비와 동일한 조건 내에서 바이어스 전압을 기판이 손상되지 않는 범위 이하로 낮추는 단계와; 상기 증착과 스퍼터링 비의 조건을 유지하도록 상기 가소된 바이어스 전압에 해당하는 비의 가스의 양을 줄이거나 챔버의 압력을 줄이는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 도1에 도시한 기판(1)의 홈 내에 박막(2)이 증착될 수 있도록 하는 증착공정의 최적화된 갭필(gap fill)능력을 구한다. 이와 같이 갭필능력이 선정되면, 그 갭필능력의 값에 따르는 증착 및 스퍼터링 레이트가 결정 된다.

그 다음, 상기 바이어스 전압(bias)을 기판이 손상되지 않는 값 이하로 낮추고, 상기 증착 및 스퍼터링 레이트와 동일한 조건이되도록 상기바이어스전압(bias)에 해당하는 값으로 가스(gas)의 양을 줄인다.

이와 같이 바이어스전압(bias)을 낮추고, 그 낮춘 값과의 비가 동일하도록 가스(gas)의 양을 중리면 상기 결정된 갭필(gap fill)능력은 감소되지 않으면서, 낮은 바이어스전압(bias)을 사용하여 기판(1)이 깨어지는 현상을 방지할 수 있게 된다.

또는 가스의 양을 그대로 유지하고, 챔버 내의 압력을 바이어스전압(bias)의 감소분에 해당하는 비율로 낮춤으로써, 상기 갭필(gap fill)능력을 그대로 유지하면서, 기판(1)이 손상되는 것을 방지할 수 있게 된다.

상기한 바와 같이 본 발명 반도체 장치의 박막 증착방법은 증착과 스퍼터링 레이트를 구하고, 그 값에 따라 바이어스전압과 가스의 양 또는 챔버의 압력을 줄임으로써, 갭필(gap fill)능력의 감소 없이 기판이 손상되는 것을 방지하는 효과가 있다.

Claims (1)

1. 증착할 박막의 최적 갭필(gap fill)능력을 갖는 증착과 스퍼터링 비를 산출하는 단계와; 상기 증착과 스퍼터링 비와 동일한 조건 내에서 바이어스 전압을 기판이 손상되지 않는 범위 이하로 낮추는 단계와; 상기 증착과 스퍼터링 비의 조건을 유지하도록 상기 가소된 바이어스 전압에 해당하는 비의 가스의 양을 줄이거나 챔버의 압력을 줄이는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 박막 증착방법.