KR20020021227A - 보코더 입력 데이터 처리 장치 및 그 방법 - Google Patents

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Abstract

본 발명은 다채널 보코딩 처리시 패킷 데이터의 프로세싱 시간간격에 동기시켜 다채널의 보코딩을 수행하도록 한 보코더 입력 데이터 처리 장치 및 그 방법을 제공하기 위한 것으로, 이러한 본 발명은, 일정주기의 인터럽트를 생성하는 타이머와; 상기 타이머의 인터럽트를 복수개의 DSP IC로 분배하는 IRQ 벡터 테이블과; 인터럽트가 할당되면 패킷 데이터에 대한 부호화/복호화를 수행하는 복수의 DSP IC와; 상기 복수의 DSP IC와 ATM/LAN망 또는 PSTN망간에 교환되는 패킷 데이터를 인터페이스하는 인터페이스부와; 상기 DSP IC와 인터페이스부간의 교환되는 데이터를 저장하는 메모리로 이루어진 장치와,
최선두의 채널로부터 시작하여 메모리에 대한 읽기 명령을 전달하는 단계와; 메모리 읽기가 가능한 경우에 DSP IC가 보코딩 타입을 확인하고 그에 따른 코드 포인터를 결정하는 단계와; 코드 포인터가 결정되면 송수신 데이터에 대한 부호화/복호화를 수행하는 단계와; 모든 채널에 대한 메모리 읽기동작을 수행한 후 메모리에 대한 쓰기동작을 진행하는 단계를 수행하는 방법을 제공하여,
패킷 데이터의 처리시 호스트 프로세서의 성능에 크게 의존하지 않도록 하고 다양한 보코딩 타입을 수용하며 보코딩 모듈 당 수용가능한 채널의 수 증가 및 제조단가 감소를 가능케 한다.

Description

보코더 입력 데이터 처리 장치 및 그 방법 {Apparatus and Method for processing input packet in vocoding module}
본 발명은 보코딩 모듈(Vocoding Module)의 입력 데이터 처리에 관한 것으로, 특히 PSTN(Public Switched Telephone Network)과 ATM(Asynchronous Transfer Mode) 또는 LAN(Local Area Network)간의 보코딩 처리시 패킷 데이터의 프로세싱 시간간격인 10ms, 20ms 또는 30ms에 동기시켜 다채널의 보코딩을 수행하도록 함으로써, 호스트 프로세서의 과부하를 방지하고 보코딩 모듈당 수용 채널의 수를 증대시키기에 적당하도록 한 보코더 입력 데이터 처리 장치 및 그 방법에 관한 것이다.
이하, 다채널의 보코딩 처리에 대한 종래기술을 설명한다.
먼저, 도1은 종래기술에 의한 다채널 보코딩 모듈의 블록구성도이다.
상기 도1에 도시된 바와 같이 종래의 장치에서 다채널 보코딩을 수행하기 위하여 호스트 프로세서(12)는 채널 단위 데이터를 DSP IC(11)로 전송하게 된다. 이때 데이터는 호스트 프로세서(12)가 외부 타이머(15)로부터 수신하는 인터럽트에 동기되어 전송된다.
호스트 프로세서(12)와 각 DSP IC(11)간에는 어드레스 신호(AB), 데이터(DB) 및 제어신호(CTL)의 교환을 위한 버스가 구비된다.
상기 DSP IC(11)로 전송되는 데이터는 ATM/LAN망의 부호화된 패킷이다. 그래서 상기 호스트 프로세서(12)가 전송하는 데이터 및 인터럽트를 수신한 DSP IC(11)는 부호화된 패킷 데이터를 PCM(Pulse Code Modulation) 데이터로 복호화하여 PSTN망으로 전송한다.
그리고 DSP IC(11)는 PSTN망으로부터 PCM 데이터를 수신하게 되면 부호화하여 호스트 프로세서(12)로 전송한다. 이때 DSP IC(11)의 데이터 전송동작은 호스트 프로세서(12)가 외부 타이머(15)의 인터럽트에 동기를 맞추어 전송하는 채널단위의 부호화 패킷 데이터 요구와 인터럽트에 의해 제어된다.
DSP IC(11)로부터 부호화된 패킷 데이터를 수신하는 호스트 프로세서(12)는 ATM/LAN망으로 상기 부호화된 패킷 데이터를 전송하게 된다.
상기 호스트 프로세서(12)와 ATM/LAN망간에 교환되는 데이터는 메모리(13)를 경유한다. 그리고 ATM/LAN망에 대한 인터페이스는 AAL2I/LANI(14)에 의해 이루어진다.
호스트 프로세서(12)는 이러한 인터럽트 처리에 응하기 위하여 지속적으로 외부 타이머(15)가 공급하는 동기 인터럽트에 의존하게 되며, DSP IC(11)와 채널 단위의 명령어 패킷을 주고 받아 상태유지를 하게 된다.
구체적으로 설명하면, 각 DSP IC(14)는 채널별 Tx/Rx 처리를 수행하게 되므로 2개의 동기 인터럽트 공급원을 구비하여야 한다. 따라서 인터럽트 공급원인 타이머(15)는 2개 구비되어야 한다.
타이머(15)에 의해 공급되는 각 인터럽트는 호스트 프로세서가 IRQ 벡터 테이블(16)을 참조하여 데이터의 부호화 또는 복호화를 위한 명령어 패킷 및 데이터 패킷을 송수신할 수 있도록 한다.
TIA/EIA/IS-127(Enhanced Variable Rate Codec, Speech Service Option 3 for Wideband Spread Spectrum Digital System, 약칭 EVRC)의 경우 패킷 데이터간 20ms를 유지하여 4채널을 처리한다면, 20ms/4채널=5ms의 연산결과인 5ms 주기를 갖는 동기 인터럽트를 타이머(15)가 처리해야 한다.
상기 예시의 경우 타이머(15)는 5ms 주기의 동기 인터럽트를 Tx 데이터와 Rx 데이터에 대하여 처리하게 되므로, 상기 Tx 데이터와 Rx 데이터 각각을 위한 타이머(15)가 별도로 구비된다.
이때 인터럽트 처리는 채널의 수만큼 발생되므로, 채널의 용량이 증대되는 경우 호스트 프로세서(12)에 상당한 부하가 가해진다.
그런데 상기 설명한 종래기술은, 각 채널에 대한 인터럽트를 발생시키기 위해서 각각의 모듈마다 타이머를 구비하여 매우 빈번한 인터럽트 처리동작을 수행하여야 하기 때문에 호스트 프로세서의 성능을 저하시키는 문제점이 있었다.
빈번한 인터럽트 처리로 인해 호스트 프로세서에 과부하가 걸림으로써, 보코딩 모듈의 처리가능 채널의 수가 부호화/복호화를 담당하는 DSP IC나 공급전원의 용량에 의해 결정되기 보다는 호스트 프로세서의 성능에 의존하는 결과를 유발하게 된다.
EVRC의 경우 모듈당 128채널을 처리하기 위해서는 20ms/(Tx 128채널 + Rx 128채널)=78.125us의 연산결과인 78.125us마다 해당 작업을 완료하여야 하므로, 이러한 타이밍 계산을 위한 정확한 타이머와 빈번한 인터럽트의 발생은 보코딩 모듈의 설계를 어렵게 하였다.
또한, 매 채널마다 응답을 기다리는 동작에 의해 호스트 프로세서에 부하가 가중되는 문제도 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 PSTN(Public Switched Telephone Network)과 ATM(Asynchronous Transfer Mode) 또는 LAN(Local Area Network)간의 다채널 보코딩 처리시 패킷 데이터의 프로세싱 시간간격인 10ms, 20ms 또는 30ms에 동기시켜 다채널의 보코딩을 수행하도록 함으로써, 호스트 프로세서의 과부하를 방지하고 보코딩 모듈당 수용 채널의 수를 증대시키기에 적당하도록 한 보코더 입력 데이터 처리 장치 및 그 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 보코더 입력 데이터 처리장치는, 일정주기의 인터럽트를 발생시키기 위한 타이머와; 상기 타이머의 인터럽트를 분배하기 위한 IRQ 벡터 테이블과; 상기 벡터 테이블에 의해 인터럽트가 할당되면 데이터에 대한 부호화 및 복호화를 수행하기 위한 복수개의 DSP IC와; 상기 복수개의 DSP IC와 ATM/LAN망 또는 PSTN망간에 교환되는 데이터를 인터페이스하기 위한 인인터페이스부와; 상기 DSP IC와 ATM/LAN망 또는 PSTN망간에 교환되는 데이터를 저장하기 위한 메모리로 이루어짐을 그 기술적 구성상의 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 보코더 입력 데이터 처리방법은, 최선두의 채널로부터 시작하여 메모리에 대한 읽기 명령을 전달하는 단계와; 메모리 읽기가 가능한 경우에 DSP IC가 보코딩 타입을 확인하고 그에 따른 코드 포인터를 결정하는 단계와; 코드 포인터가 결정되면 송수신 데이터에 대한 부호화/복호화를 수행하는 단계와; 모든 채널에 대한 메모리 읽기동작을 수행한 후 메모리에 대한 쓰기동작을 진행하는 단계를 수행함을 그 기술적 구성상의 특징으로한다.
도1은 종래기술에 의한 다채널 보코딩 모듈의 블록구성도이고,
도2는 본 발명의 일실시예에 의한 보코더 입력 데이터 처리장치의 블록구성도이고,
도3은 도2에서 각 DSP IC의 메모리 엑세스 시간의 분배 예시도이며,
도4는 도2에 의한 장치에 적용되는 보코더 입력 데이터 처리방법의 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : IRQ 벡터 테이블 22 : 타이머
23 : DSP IC 24 : 메모리
25 : 인터페이스부
이하, 상기와 같은 보코더 입력 데이터 처리 장치 및 그 방법의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 상세히 설명한다.
먼저, 도2는 본 발명의 일실시예에 의한 보코더 입력 데이터 처리장치의 블록구성도이고, 도3은 도2에서 각 DSP IC의 메모리 엑세스 시간의 분배 예시도이며, 도4는 도2에 의한 장치에 적용되는 보코더 입력 데이터 처리방법의 흐름도이다.
상기 도2에 도시된 본 발명에 의한 장치의 적절한 실시예는, 10ms 주기의 인터럽트를 발생시키는 타이머(22)와; 상기 타이머(22)의 인터럽트를 복수개의 DSP IC(23)로 분배하는 IRQ 벡터 테이블(21)과; 인터럽트가 할당되면 패킷 데이터에 대한 부호화/복호화를 수행하여 송수신하는 복수개의 DSP IC(23)와; 상기 복수개의 DSP IC(23)와 ATM/LAN망 또는 PSTN망간에 교환되는 패킷 데이터를 인터페이스하는 인터페이스부(25)와; 상기 DSP IC(23)와 인터페이스부(25)간의 교환되는 데이터를 저장하는 메모리(24)로 구성된다.
그리고 도4에 도시된 본 발명에 의한 방법의 적절한 실시예는, 채널0으로부터 시작하여 메모리에 대한 읽기 명령을 전달하는 단계(ST1~ST12)와; 메모리 읽기가 가능한 경우에 DSP IC가 보코딩 타입을 확인하고 그에 따른 코드 포인터를 결정하는 단계(ST13~ST15)와; 코드포인터가 결정되면 송수신 데이터에 대한 부호화/복호화를 수행하는 단계(ST16~ST18)와; 모든 채널에 대한 메모리 읽기동작을 수행한후 메모리에 대한 쓰기동작을 수행하는 단계(ST19~ST20)를 수행한다.
이와 같이 구성되는 장치 및 방법의 동작을 설명하면 다음과 같다.
본 발명은 시스템내 보코딩 모듈에서의 DSP IC(23)와 호스트 프로세서간의 인터페이스를 개선하게 된다. 보코딩 모듈의 수행성능이 호스트 프로세서에 의해 제약받지 않도록 호스트 프로세서의 부하를 줄이고, 다종의 보코딩 타입을 적용할 수 있도록 한다.
그래서 인터럽트를 공급하기 위한 외부 타이머(22)는 1개만 둔다.
상기 타이머(22)는 10ms, 20ms 및 30ms의 최대 공약수인 10ms 주기로 인터럽트를 생성한다. 타이머(22)가 공급하는 인터럽트는 IRQ 벡터 테이블(21)에 의해 시분할 방식으로 각 채널별로 분배되어 해당 DSP IC(23)로 전송된다.
본 발명에서 타이머(22)가 10ms 주기로 인터럽트를 생성하는 것은 다양한 보코딩 타입을 수용하기 위한 것으로, DSP IC(23)마다 다수의 보코딩 타입이 적용되고 다수의 DSP IC(23)가 하나의 모듈내에 포함되는 경우에 적용한다.
그런데 보코딩 타입에 따라 PCM 데이터의 프레임 크기는 10ms, 20ms 및 30ms가 되므로, 상기 프레임 크기의 최대 공약수를 기준으로 각 보코딩 타입에 따른 동기를 맞춤으로써 다양한 보코딩 타입의 수용이 가능하게 된다.
송수신 패킷 데이터의 저장을 위한 메모리(24)는 Tx영역과 Rx영역으로 구분되어 있다.
한편, 각 DSP IC(23)는 고정된 메모리 엑세스 시간을 할당받게 된다. 이때 IRQ 벡터 테이블(21)이 각 DSP IC(23)로 분배하는 인터럽트는 10ms 주기를 갖게 되므로, 각 DSP IC(23)의 메모리 엑세스 시간은 10ms/(DSP IC의 수)의 연산결과로 지정되는 시간이 된다.
도3에는 각 DSP IC(23)의 메모리 엑세스 시간이 도시되어 있다.
본 발명에서 호스트 프로세서의 부하를 줄이기 위해 DSP IC가 호스트가 되어 패킷 데이터를 다른 모듈로 송수신한다. 이처럼 패킷 데이터의 송수신시 호스트 프로세서에 부하가 걸리지 않도록 함으로써, 호스트 프로세서의 과부하로 인한 문제점을 예방할 수 있게 된다.
그리고 DSP IC(23)와 호스트 프로세서간에 교환되는 데이터를 Valid 플래그를 이용하여 관리하기 쉬운 포맷(Format)으로 정의함으로써 호스트 프로세서의 부가연산을 줄인다. 또한, 다채널 프로세싱의 특성을 고려하여 DSP IC(23)가 Burst 모드로 메모리(24)에 엑세스하도록 함으로써, DSP IC로부터의 응답대기 시간을 줄이게 된다.
상기와 같은 일련의 개선에 의해 호스트 프로세서의 부하를 감소시키게 된다.
구체적으로 설명하면, 각 DSP IC(23)는 인터럽트를 공급받아 데이터에 대한 부호화/복호화 동작을 수행하며, 각 DSP IC(23)에서 수행되는 개별 작업은 하나의 인터럽트 주기내에 완료된다.
DSP IC(23)가 PSTN망과 ATM/LAN망간에 교환되는 패킷 데이터의 송수신을 위한 메모리 엑세스를 처리하게 되는데, 패킷 데이터를 메모리(24)에 쓰기하는 경우에 Valid 플래그를 활성화한다.
다른 모듈이 패킷 데이터를 읽는 경우, 읽기시간의 간격은 10ms 보다 적어야 하며 모든 채널의 최대크기를 스캔하여 읽을 수 있는 성능을 갖추어야 한다. 그래서 다른 모듈은 전체 메모리(24)를 스캔하여 Valid 플래그가 활성화되어 있는 데이터를 읽은 다음 Valid 플래그를 비활성상태로 되돌린다.
다른 모듈은 ATM 또는 LAN망으로부터 패킷 데이터를 보코딩 모듈에 쓰고 Valid 플래그를 활성화한다.
각 DSP IC(23)는 자신의 엑세스 타임이 되는 경우에 해당 채널에 대한 패킷 데이터의 Valid 여부와 시퀀스 번호의 연속성 및 해당 채널의 프레임 크기를 판단하여 복호화 프로세스를 수행한다.
각 패킷 데이터는 타 모듈과 블록단위로 송수신되고, 시퀀스 번호에 의해 각 패킷 프레임의 연속성을 수신측에서 판단한다.
이하에서 본 발명에 의한 방법의 동작을 설명한다.
도4에서 IRQ 벡터 테이블(21)의 인터럽트 분배에 의해 메모리 읽기를 위한 채널 포인터는 최초 채널 0으로 설정된다(ch=0)(ST11). 그리고 DSP IC(23)는 호스트 프로세서의 메모리 읽기 명령을 수신하여 메모리(24)에 대한 읽기가 가능한지를 확인한다(ST12~ST13).
현재 채널 포인터가 지시하는 채널에 대한 메모리 읽기가 불가능한 경우에는 채널 포인터를 다음 채널로 이동시켜 메모리 읽기 가능여부를 확인하게 된다(ST19~ST20).
그래서 현재 채널 포인터가 지시하는 채널에 대한 메모리 읽기가가능(Enable)하게 되면(ST13), 보코딩 타입을 확인하고 코드 포인터를 결정한다(ST14~ST15).
그리고 메모리에서 읽은 데이터가 송신 데이터인지 수신 데이터인지를 확인한다(ST16). 이때 수신 데이터이면 부호화하고(ST17), 송신 데이터이면 복호화를 수행한다(ST18).
현재 채널에 대한 데이터 처리가 완료되면, 채널 포인터를 다음 채널로 이동시켜 메모리 읽기 동작을 반복적으로 수행한다(ST19~ST20). 이러한 메모리 읽기 동작은 모든 채널에 대하여 수행될 때까지 계속된다(ST19).
그래서 최대 채널수를 MaxCH라 하면 ch=MaxCH의 조건을 만족하는 경우에는 모든 채널에 대한 데이터 처리가 완료된 것으로 판단하고, 메모리(24)에 대한 쓰기동작을 수행하게 된다(ST21).
이처럼 본 발명은 다채널 보코딩시 패킷 데이터를 메모리에 대해 읽기/쓰기하는 동작에서 DSP IC가 호스트로써 기능하도록 함으로써, 호스트 프로세서의 부하를 줄일 수 있도록 하는 것이다.
즉, DSP IC가 버스 브릿지(Bus Bridge)를 사용하지 않고 시분할 방식에 의해 메모리 엑세스 권한을 부여받아 호스트로써 패킷 데이터를 메모리에 직접 읽기/쓰기할 수 있다. 그리고 패킷 데이터를 호스트 프로세서의 관여 없이 DSP IC가 직접 처리함으로써 단위 모듈의 수행성능을 향상시킨다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이 본 발명에 의한 보코더 입력 데이터 처리 장치 및 그 방법의 경우, PSTN망과 ATM/LAN망간에 교환되는 패킷 데이터의 엑세스를 DSP IC에 의존하도록 함으로써 종래기술과는 달리 패킷 데이터의 처리시 호스트 프로세서의 성능에는 크게 의존하지 않아도 되는 장점이 있다.
그리고 DSP IC는 Burst 모드로 메모리를 엑세스할 수 있으므로, 보코딩 모듈 당 수용가능한 채널의 수는 증가하고 제조단가는 감소시킬 수 있는 효과가 있다.
또한, 10ms의 타이머가 공급하는 인터럽트에 동기를 이루어 다채널의 작업을 수행하므로, 10ms, 20ms 및 30ms의 다양한 프레임 크기를 갖는 보코딩 타입을 하나의 모듈내에 수용할 수 있는 장점이 있다.

Claims (4)

  1. PSTN망과 ATM/LAN망간의 보코더에 있어서,
    일정주기의 인터럽트를 발생시키기 위한 타이머와;
    상기 타이머의 인터럽트를 분배하기 위한 IRQ 벡터 테이블과;
    상기 벡터 테이블에 의해 인터럽트가 할당되면 데이터에 대한 부호화 및 복호화를 수행하기 위한 복수개의 DSP IC와;
    상기 복수개의 DSP IC와 ATM/LAN망 또는 PSTN망간에 교환되는 데이터를 인터페이스하기 위한 인인터페이스부와;
    상기 DSP IC와 ATM/LAN망 또는 PSTN망간에 교환되는 데이터를 저장하기 위한 메모리로 구성된 것을 특징으로 하는 보코더 입력 데이터 처리 장치.
  2. 제 1항에 있어서, 상기 타이머는,
    보코딩 형태에 따른 데이터 프레임 크기의 최대 공약수 주기로 인터럽트 신호를 발생시키는 것을 특징으로 하는 보코더 입력 데이터 처리 장치.
  3. PSTN망과 ATM/LAN망간의 보코딩 방법에 있어서,
    최선두의 채널로부터 시작하여 메모리에 대한 읽기 명령을 전달하는 단계와;
    메모리 읽기가 가능한 경우에 DSP IC가 보코딩 타입을 확인하고 그에 따른 코드 포인터를 결정하는 단계와;
    코드 포인터가 결정되면 송수신 데이터에 대한 부호화/복호화를 수행하는 단계와;
    모든 채널에 대한 메모리 읽기동작을 수행한 후 메모리에 대한 쓰기동작을 진행하는 단계를 수행함을 특징으로 하는 보코더 입력데이터 처리방법.
  4. 제 3항에 있어서, 상기 메모리에 쓰기 동작을 진행하는 단계는,
    각각의 DSP IC에 대해서 송수신 데이터의 읽기를 반복함으로써 ch=MaxCH(ch:코드 포인터, MaxCH:최대 채널수)의 조건을 만족하는 경우에 수행되는 것을 특징으로 하는 보코더 입력 데이터 처리방법.
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