KR20020014711A - 디블록킹 필터링 장치 및 방법 - Google Patents

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KR20020014711A
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모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은 MPEG-4에 규정된 디블록킹 필터의 D 모드 연산 회로, T 모드 연산 회로, D 모드 연산 회로가 수행되어야 하는지 또는 T 모드 연산 회로가 수행되어야 하는지를 판정하는 연산 모드 판정 회로, 및 연산 모드 판정 회로의 결과에 따라 D 모드 연산 회로의 출력과 T 모드 연산 회로의 출력을 절환하는 선택기를 포함하는 디블록킹 필터링 장치를 제공한다. 또한, D 모드 연산 회로 및 T 모드 연산 회로의 연산이 시작되기 전에, 연산 모드 판정 회로가 연산을 수행하고, 입력 화소값 대신에 고정값을 비적응 연산 회로로 전송한다. 그 결과, 소비 전력이 감소된다.

Description

디블록킹 필터링 장치 및 방법{Deblocking filtering apparatus and method}
본 발명은 디지털 화상 압축 처리 동안 복원 화상에 대하여 수행되는 처리에 관한 것으로, 특히 MPEG-4에 규정된 디블록킹 필터링 장치 및 방법에 관한 것이다.
디지털 화상 처리에 대하여, 국제적으로 인정된 MPEG 표준은 이산 코사인 변환의 이용을 규정한다. 이것은 양자화에 사용되는 비가역 변환이고, 원 화상의 조건에 따라, 복원된 화상에 방식 특유의 블록 모양의 의사 윤곽(블록 노이즈)이 발생하는 현상이 있다.
그 대책으로서, MPEG-4 비디오 규격의 Vertification Model 7.0은 복원 화상에 대한 후 처리로서 디블록킹 필터를 규정한다. 도 3에 도시된 바와 같이, 규정된 디블록킹 필터는 블록 경계 주변에 위치된 10개의 복원 화소값에 대한 필터링을 수행하고, 블록 경계 주변에 위치된 8개의 화소값을 출력한다. 2종류의 연산 모드, 즉, DC 오프셋 모드 연산(이하, D 모드 연산으로 표기) 및 디폴트 모드 연산은 블록 경계 부근의 화소값의 변화값(이하, 활성도(activity)로 표기)에 따라 절환된다. 활성도를 의미하는 평가 함수는 다음 식(1)을 사용한다.
f = φ{g(0)-g(1)} + φ{g(1)-g(2)} + φ{g(2)-g(3)} + φ{g(3)-g(4)}
+ φ{g(4)-g(5)} + φ{g(5)-g(6)} + φ{g(6)-g(7)}
+ φ{g(7)-g(8)} + φ{g(8)-g(9)}
여기서,
if(abs(x) <= Th1) φ(x) = 1;
else φ(x) = 0; …(1)
식(1)에서 평가 함수 f에 따르면, 블록 경계 주변에 위치된 10개의 화소값에 대하여, 인접하는 화소값 사이의 차에 대한 차분 절대값이 임계값 Th1과 비교되고, 차분 절대값이 임계값 Th1 이하인 위치의 계수(count)가 구해진다. 평가 함수 f의 값이 임계값 Th2 이상인 경우, 즉, 활성도가 낮은 경우, D 모드 연산이 선택된다. 그러나, 평가 함수 f의 값이 임계값 Th2보다 작은 경우, 즉, 활성도가 높은 경우, 디폴트 모드 연산이 선택된다.
보다 효과적인 평활화(smoothing) 처리는, 아래에 보여지는 연산식(2)에 의해 설명되는 바와 같이, 디폴트 모드 연산에 대하여 수행되는 것 보다 D 모드 연산에 대하여 수행되고, 블록 경계 주변에 위치된 8개의 화소열에 대한 최대 화소값과 최소 화소값 사이의 차분 절대값이 양자화 파라미터 QP의 2배보다 작은 경우, 평활화 처리가 수행된다. 차분 절대값이 양자화 파라미터 QP의 2배 이상인 경우, 평활화 처리가 수행되지 않고, 입력 화소값이 본래 그대로 출력된다.
MAX = max{g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)};
MIN = min{g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)};
if(abs(MAX-MIN) < 2*PQ){
min#padding = abs(g(0)-g(1)) < QP ? g(0): g(1);
max#padding = abs(g(8)-g(9)) < QP ? g(9): g(8);
g'(n) = 0;
for(i = -4; i < 5; i++)
g'(n)+=coef(i+4)*(n+i<1?min#padding:(n+i>8?max#padding:g(n+i)));
...(a)
g'(n) = (g'(n)+8) >> 4;
}
else
g'(n) = g(n);
(여기서, coef(9) = {1, 1, 2, 2, 4, 2, 2, 1, 1}) …(2)
식(3)은 식(2)에서 (a)식을 구체적으로 전개함으로써 구해지고, 평활화 처리가 대상 화소에 대해 주로 사용되는 가중(weighting)함수 및 입력 화소열의 논리합에 의해 수행된다.
g'(1) = min+ min+ 2*min+ 2*min+ 4*g(1)+ 2*g(2)+ 2*g(3)+ g(4)+ g(5);
g'(2) = min+ min+ 2*min+ 2*g(1)+ 4*g(2)+ 2*g(3)+ 2*g(4)+ g(5)+ g(6);
g'(3) = min+ min+ 2*g(1)+ 2*g(2)+ 4*g(3)+ 2*g(4)+ 2*g(5)+ g(6)+ g(7);
g'(4) = min+ g(1)+ 2*g(2)+ 2*g(3)+ 4*g(4)+ 2*g(5)+ 2*g(6)+ g(7)+ g(8);
g'(5) = g(1)+ g(2)+ 2*g(3)+ 2*g(4)+ 4*g(5)+ 2*g(6)+ 2*g(7)+ g(8)+ max;
g'(6) = g(2)+ g(3)+ 2*g(4)+ 2*g(5)+ 4*g(6)+ 2*g(7)+ 2*g(8)+ max+ max;
g'(7) = g(3)+ g(4)+ 2*g(5)+ 2*g(6)+ 4*g(7)+ 2*g(8)+ 2*max+ max+ max;
g'(8) = g(4)+ g(5)+ 2*g(6)+ 2*g(7)+ 4*g(8)+ 2*max+ 2*max+ max+ max;
min:min#padding, max:max#padding
…(3)
식(4)는 디폴트 모드 연산에 사용된다. 평활화 처리는 블록 경계를 따라 2개의 화소에 대해서만 수행되고, 다른 화소에 대한 입력값은 본래 그대로 출력된다.
max = (g(4) - g(5)) / 2;
d = nint(5 *(act0' - act0) / 8);
if((abs(act0) < QP) && (sign(max) == sign(d)))
d = (abs(d) > abs(max)) ? max: d;
else
d = 0;
g'(4) = g(4) - d;
g;(g) = g(5) - d;
여기서, QP는 g(5)가 속하는 매크로 블록의 양자화 파라미터이고,
act0 = nint((2 * g(3) - 5 * g(4) + 5 * g(5) - 2 * g(6)) / 8;
act1 = nint((2 * g(1) - 5 * g(2) + 5 * g(3) - 2 * g(4)) / 8;
act2 = nint((2 * g(5) - 5 * g(6) + 5 * g(7) - 2 * g(8)) / 8;
act0' = sign(act0)·min(abs(act0), abs(act1), abs(act2));
여기서, g(1) ~ g(3) 및 g(6) ~ g(8)에 대한 연산은 수행되지 않는다. …(4)
또한, 디폴트 모드 연산 대신에, 다음의 T 모드 연산(5)에 의해 설명되는 바와 같이, 보다 연산량이 적은 Telenor's 적응 필터링(이하, T 모드 연산으로 표기)이 사용될 수 있다. 디폴트 모드 연산과 마찬가지로, 평활화 처리는 블록 경계를 따라 2개의 화소에 대해서만 수행되고, 다른 모든 화소의 입력값은 본래 그대로 출력된다. 블록 경계를 따라 2개의 화소에 대해서, 식(5)에서 평가 함수 d가 양자화 파라미터 QP/2 이하인 경우, 평가 함수 d의 값이 입력 화소값에 가산 또는 감산되는 평활화 처리가 수행된다. 그 다음, 평가 함수값 d가 양자화 파라미터 QP/2보다 큰 경우, 입력 화소값이 본래 그대로 출력된다.
d = (g(3) - 3 * g(4) + 3 * g(5) - g(6) + 4)) >> 3;
g'(4) = abs(d) > (QP/2) ? g(4): g(4) + d;
g'(5) = abs(d) > (QP/2) ? g(5): g(5) - d;
여기서, g(1)~g(3) 및 g(6)~g(8)에 대해서는 연산이 수행되지 않는다. …(5)
MPEG-4에 규정된 이상의 디블록킹 필터링은, 먼저 모든 수평 에지를 따라 수행되고, 그 다음 모든 수직 에지를 따라 수행된다.
이상의 디블록킹 필터 연산은 소프트웨어를 사용한 프로세서 내의 범용 연산기에 의해 수행되거나, 또는 디블록킹 필터 연산의 일부가 전용 하드웨어에 의해 수행되며, 그 외의 연산은 소프트웨어를 사용한 프로세서 내의 범용 연산기에 의해 수행된다.
도 4a 및 도 4b는, D 모드 연산식(2)에서 (a)식에 대한 전용 하드웨어 연산을 도시하는 블록도이다. 도 4a 및 도 4b에서, 계수기(100)는 처리 사이클을 0에서 7까지 계수하고, 연산 블록(101~108)은 대상 화소 n(n은 1에서 8까지의 정수)의 필터링에 대응되며, 출력 선택기(109)는 연산 블록(101~108)의 출력 중 하나를 선택한다.
연산 블록(101)은 외부로부터 입력되는 데이터 max_padding, min_padding, 입력 화소값 g(x), g(x+1) 및 데이터 0 중에서 적어도 2개를 입력받는 제 1 및 제 2 선택기(n11,n12); 데이터 "8" 및 후술하는 레지스터(n17)의 출력을 입력받는 제 3 선택기(n13); 제 1 및 제 2 선택기(n11,n12) 모두의 출력을 시프트하는 제 1 및 제 2 시프터(n14,n15); 제 1 및 제 2 시프터(n14,n15)의 출력을 제 3 선택기(n13)의 출력에 가산하는 가산기(n16); 가산기(n16)의 출력을 유지하는 레지스터(n17); 및 출력을 시프트하는 제 3 시프터(n18)를 포함한다.
연산 블록(102~108)은 연산 블록(101)과 동일한 구성을 갖고, 제 1 선택기(n21,n31,n41,n51,n61,n71,n81); 제 2 선택기(n22,n32,n42,n52,n62,n72, n82 ); 제 3 선택기(n23,n33,n43,n53,n63,n73,n83); 제 1 시프터(n24,n34,n44,n54,n64,n74, n84); 제 2 시프터(n25,n35,n45,n55,n65,n75,n85); 가산기(n26,n36,n46,n56,n66, n76,n86); 레지스터(n27,n37,n47,n57,n67,n77,n87); 및 제 3 시프터(n28,n38,n48, n58,n68,n78,n88)를 각각 포함한다.
소프트웨어가 종래의 디블록킹 필터링에 사용되기 때문에, 많은 연산 사이클의 수가 필요하여 처리가 지연된다. 또한, 처리 속도를 증가시키기 위하여, 종래 기술에서와 같이, 전용 하드웨어가 연산의 일부에 사용되는 경우, 프로세서 및 전용 하드웨어 모두가 필요하며, 이것에 의해 제조 비용이 증가된다.
따라서, 본 발명의 목적은, 디블록킹 필터링 전체를 수행하는 작은 사이클의 수만을 필요로 하는 하드웨어 구성을 실현함으로써, 요구되는 소프트웨어 처리 및 프로세서 없이도 작은 회로 구성을 갖는 디블록킹 필터링 장치를 제공하는 것이다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 디블록킹 필터링 장치를 도시하는 블록도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 디블록킹 필터링 장치에 대한 타이밍도.
도 3은 MPEG-4에 규정된 디블록킹 필터에 입력되는 화소 위치를 도시하는 도.
도 4a 및 도 4b는 D 모드 연산을 수행하는 종래의 연산 장치를 도시하는 블록도.
본 발명의 제 1 양태에 따르면, 디블록킹 필터링 장치는, MPEG-4에 규정된 디블록킹 필터에 대한 D 모드 연산을 수행하는 D 모드 연산 회로; T 모드 연산을 수행하는 T 모드 연산 회로; 블록 경계 부근의 화소값의 변화를 이용하여 상기 D 모드 연산이 수행되어야 하는지 또는 상기 T 모드 연산이 수행되어야 하는지를 적응적으로 판정하는 연산 모드 판정 회로; 및 상기 연산 모드 판정 회로의 출력에 따라 상기 D 모드 연산 회로의 출력 및 상기 T 모드 연산 회로의 출력 중 어느 하나를 선택하는 선택기를 포함하고, 상기 D 모드 연산 회로, 상기 T 모드 연산 회로 및 상기 연산 모드 판정 회로가, 순차적으로 입력되는 화소값의 입력 타이밍에 동기되어 병렬로 동작하는 것을 특징으로 한다.
본 발명의 제 2 양태에 따르면, 제 1 양태의 디블록킹 연산 처리 장치에서, 상기 연산 모드 판정 회로가 시계열적으로 상기 D 모드 연산 회로 및 상기 T 모드 연산 회로에 대한 처리 이전에 처리를 수행하고, 상기 D 모드 연산 회로 및 상기 T 모드 연산 회로 중 어느 하나를 적응 연산 회로로서 선택하며, 입력 화소값에 대신에 고정값을 비적응 연산 회로로 전송하는 것을 특징으로 한다.
본 발명의 제 3 양태에 따르면, 제 1 양태의 디블록킹 필터 연산 처리 장치에서, 상기 D 모드 연산 회로가, 입력 화소값을 시프트하는 시프트 레지스터 그룹; 상기 시프트 레지스터 그룹의 인접하는 레지스터의 차에 대한 차분 절대값을 구하는 제 1 차분 절대값 연산 회로; 상기 제 1 차분 절대값 연산 회로의 출력을 제 1 임계값과 비교하는 제 1 비교기; 상기 제 1 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력을 선택하는 제 1 선택기; 상기 연산의 개시 이후에 사이클의 수를 계수하는 순차 계수기; 상기 순차 계수기에 의해 지시되는 특정 사이클 동안 상기 제 1 선택기의 출력을 유지하는 제 1 및 제 2 레지스터; 상기 순차 계수기에 의해 지시되는 사이클에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 1 및 제 2 레지스터의 출력을 절환하는 선택기 그룹; 상기 선택기 그룹의 출력을 왼쪽으로 시프트하는 제 1 시프터 그룹; 상기 선택기 그룹의 출력과 상기 제 1 시프터 그룹의 출력을 가산하는 제 1 가산기 그룹; 상기 제 1 가산기 그룹의 출력을 오른쪽으로 시프트하는 제 1 시프터; 상기 순차 계수기에 의해 지시되는 특정 사이클 동안 상기 시프트 레지스터 그룹의 특정 레지스터 출력에 대한 최대값 및 최소값을 유지하는 제 3 및 제 4 레지스터; 상기 제 3 및 제 4 레지스터의 차에 대한 차분 절대값을 구하는 제 2 차분 절대값 연산 회로; 상기 제 2 차분 절대값 연산 회로의 출력을 제 2 임계값과 비교하는 제 2 비교기; 및 상기 제 2 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 1 시프터의 출력을 절환하는 제 2 선택기를 포함한다. 또한, 상기 T 모드 연산 회로가, 상기 시프트 레지스터 그룹의 특정 레지스터 출력을 왼쪽으로 시프트하는 제 2 시프터 그룹; 상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 2 시프터 그룹의 출력을 가산하는 제 2 가산기 그룹; 상기 제 2 가산기 그룹의 출력을 오른쪽으로 시프트하는 제 2 시프터; 상기 제 2 시프터의 출력을 상기 시프트 레지스터 그룹의 특정 레지스터 출력에 가산하는 가산기; 상기 제 2 시프터의 출력을 상기 시프트 레지스터 그룹의 특정 레지스터 출력에서 감산하는 감산기; 상기 제 2 시프터의 출력에 대한 절대값을 제 3 임계값과 비교하는 제 3 비교기; 및 상기 제 3 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력, 상기 가산기의 출력 및 상기 감산기의 출력을 절환하는 제 3 선택기를 포함한다. 상기 연산 모드 판정 회로가, 상기 시프트 레지스터 그룹의 인접하는 레지스터의 차에 대한 차분 절대값을 구하는 제 3 차분 절대값 연산 회로; 상기 제 3 차분 절대값 연산 회로의 출력을 제 4 임계값과 비교하는 제 4 비교기; 상기 제 4 비교기의 출력을 누적하여 가산하는 계수기; 및 상기 계수기의 출력을 제 5 임계값과 비교하는 제 5 비교기를 포함한다. 상기 디블록킹 필터링 장치는, 상기 연산 모드 판정 회로의 출력에 따라 상기 D 모드 연산 회로의 출력과 상기 T 모드 연산 회로의 출력을 절환하는 제 4 선택기를 추가로 포함한다.
본 발명의 제 4 양태에 따르면, 디블록킹 필터링 방법은, MPEG-4에 규정된 디블록킹 필터에 대한 D 모드 연산을 수행하는 D 모드 연산 단계; T 모드 연산을 수행하는 T 모드 연산 단계; 블록 경계 부근의 화소값의 변화를 이용하여 상기 D 모드 연산이 수행되어야 하는지 또는 상기 T 모드 연산이 수행되어야 하는지를 적응적으로 판정하는 연산 모드 판정 단계; 및 상기 연산 모드 판정 단계에서의 출력에 따라 상기 D 모드 연산 단계에서의 출력 및 상기 T 모드 연산 단계에서의 출력 중 어느 하나를 선택하는 단계를 포함하고, 상기 D 모드 연산, 상기 T 모드 연산 및 상기 연산 모드 판정이, 순차적으로 입력되는 화소값의 입력 타이밍에 동기되어 병렬로 동작하는 것을 특징으로 한다.
본 발명의 제 5 양태에 따르면, 제 4 양태의 디블록킹 필터링 방법에서, 상기 연산 모드 판정은 시계열적으로 상기 D 모드 연산 및 상기 T 모드 연산이 시작되기 전에 수행되고, 상기 D 모드 연산 및 상기 T 모드 연산 중 어느 하나가 적응 연산으로서 판정되며, 입력 화소값에 대신에 고정값이 비적응 연산으로서 입력되는 것을 특징으로 한다.
제 1 및 제 4 양태에 따르면, 순차 입력되는 화소값을 연산 처리하는 D 모드 연산 회로, T 모드 연산 회로 및 연산 모드 판정 회로 모두가 화소값에 대한 입력 타이밍에 동기되어 병렬로 동작한다. 따라서, 모든 연산이 최대 처리 사이클을 갖는 연산 회로에 대한 처리 사이클의 수 이내에서 완료된다. 따라서, 컴퓨터의 범용 연산기를 사용한 소프트웨어 처리는 필요하지 않고, 디블록킹 필터링이 고속으로 수행될 수 있으며, 단지 작은 수의 처리 사이클만 필요하다.
제 2 양태 및 제 5 양태에 따르면, 연산 모드 판정은 D 모드 연산 및 T 모드 연산 이전에 수행된다. 따라서, 적응 연산은 사전에 판정되고, 비적응 연산에 대한 입력 화소값은 고정값으로 정의될 수 있다. 따라서, 연산의 수 및 소비 전력 모두가 감소될 수 있다.
본 발명의 바람직한 실시예를 도면을 참조하여 설명한다. 도 1a 및 도 1b는 본 실시예에 따른 디블록킹 필터링 장치를 도시하는 블록도이다.
도 1a 및 도 1 b에서, 디블록킹 필터링 장치는, 시프트 레지스터 그룹(1); 시프트 레지스터 그룹(1)의 인접하는 특정 레지스터 사이의 차에 대한 차분 절대값을 구하는 제 1 차분 절대값 연산 회로(2); 제 1 차분 절대값 연산 회로(2)의 출력을 양자화 파라미터 QP(제 1 임계값)과 비교하는 제 1 비교기(3); 제 1 비교기(3)의 출력을 사용하여 제 1 차분 절대값 연산 회로(2)에 입력되는 레지스터 값 중 하나를 선택하는 제 1 선택기(4); 순차 계수기(5); 및 순차 계수기(5)의 계수값에 의해 지시되는 특정 사이클 동안 제 1 선택기(4)의 출력을 유지하는 제 1 및 제 2 레지스터(6, 7)를 포함한다.
또한, 디블록킹 필터링 장치는, 시프트 레지스터 그룹(1)의 출력과 제 1 및 제 2 레지스터의 출력을 순차 계수기(5)의 출력에 따라 절환하는 선택기 그룹(8); 선택기 그룹(8)의 출력을 1비트 또는 2비트 왼쪽으로 시프트하는 제 1 시프터 그룹(9); 선택기 그룹(8)의 출력을 제 1 시프터 그룹(9)에 출력을 가산하는 제 1의 2-입력 가산기 그룹(10); 및 2-입력 가산기 그룹(10)의 출력을 4비트 오른쪽으로 시프트하는 제 1 시프터(11)를 포함한다.
또한, 디블록킹 필터링 장치는, 시프트 레지스터 그룹(1)의 특정 레지스터 출력에 대한 최대값을 유지하는 제 3 레지스터(12); 시프트 레지스터 그룹(1)의 특정 레지스터 출력에 대한 최소값을 유지하는 제 4 레지스터(13); 제 3레지스터 출력과 제 4 레지스터 출력의 차에 대한 차분 절대값을 구하는 제 2 차분 절대값 연산 회로(14); 제 2 차분 절대값 연산 회로(14)의 출력을 양자화 파라미터 QP의 2배 값(제 2 임계값)과 비교하는 제 2 비교기(15); 및 제 2 비교기(15)의 결과에 따라 시프트 레지스터 그룹(1)의 특정 레지스터의 출력과 제 1 시프터(11)의 출력을 절환하는 제 2 선택기(16)를 포함한다. 구성요소 1 내지 16은 D 모드 연산에 대한 연산 블록을 구성한다.
도 1a에서, 디블록킹 필터링 장치는, 제 2 시프터 그룹(17); 시프트 레지스터 그룹(1)의 특정 레지스터의 출력을 제 2 레지스터 그룹(17)의 출력에 가산하는 제 2의 2-입력 가산기 그룹(18); 제 2의 2-입력 가산기 그룹(18)의 출력을 3비트 오른쪽으로 시프트하는 제 2 시프터(19); 제 2 시프터(19)의 출력을 시프트 레지스터 그룹(1)의 특정 레지스터 출력에 가산하는 2-입력 가산기(20); 제 2 시프터(19)의 출력을 시프트 레지스터 그룹(1)의 특정 레지스터 출력에서 감산하는 2-입력 감산기(21); 제 2 시프터(19)의 출력을 양자화 파라미터 QP/2(제 3 임계값)와 비교하는 제 3 비교기(22); 및 시프트 레지스터 그룹(1)의 특정 레지스터의 출력, 2-입력가산기(20)의 출력 및 2-입력 감산기(21)의 출력을 제 3 비교기(22)의 출력에 따라 절환하는 제 3 선택기(23)를 부가적으로 포함한다. 구성요소 17 내지 23은 T 모드 연산에 대한 연산 블록을 구성한다.
또한, 도 1a 및 도 1b의 디블록킹 필터링 장치는, 시프트 레지스터 그룹(1)의 인접하는 특정 레지스터 사이의 차에 대한 차분 절대값을 연산하는 제 3 차분 절대값 연산 회로(24); 제 3 차분 절대값 연산 회로(24)의 출력을 임계값 Th1(제 4 임계값)과 비교하는 제 4 비교기(25); 제 4 비교기(25)의 출력을 누적하여 가산하는 계수기 (26); 계수기(26)의 출력을 임계값 Th2(제 5 임계값)와 비교하는 제 5 비교기(27); 및 제 2 선택기(16)의 출력과 제 3 선택기(23)의 출력을 제 5 비교기 (27)의 출력에 따라 절환하는 제 4 선택기(28)를 포함한다. 전체적으로, 구성요소 24 내지 28은 D 모드 연산이 선택되어야 하는지 또는 T 모드 연산이 선택되어야 하는지를 판정하는 연산 모드 판정 회로 블록을 형성한다. 도 1b에서, 처리 경로가 다른 연산 사이클의 수를 조정하기 위하여, 타이밍 조정용 레지스터가 회로 중에서 필요에 따라 제공된다.
이와 같이 구성된 본 실시예의 디블록킹 필터링 장치의 동작을 이하, 도 2a 내지 도 2c를 참조하여 설명한다. 수직의 블록 경계에 대한 처리가 설명되지만, 화소값이 입력되는 순서를 변경함으로써, 수평의 블록 경계에 대하여 동일 처리가 수행된다.
블록 경계를 따라 위치된 화소값, a(0), a(1), a(2), a(3), a(4), a(5), a(6), a(7), a(8) 및 a(9)는 왼쪽의 a(0)을 시작으로 순서대로 배열되고, 다음 라인의 블록 경계를 따라 위치된 10개의 화소값, b(0), b(1), b(2), b(3), b(4), b(5), b(6), b(7), b(8) 및 b(9)는 왼쪽의 b(0)을 시작으로 순서대로 배열된다. 화소값 데이터는 각 사이클에 a(0), a(1) 및 a(2)의 순서로 시프트 레지스터 그룹 (1)으로 전송되고, a(0)을 전송하는 사이클이 사이클 0으로 정의되는 경우, a(0)은 사이클 1에서 시프트 레시스터 그룹(1)의 제 1 레지스터의 출력으로서 이용되며, 사이클 2에서 a(0)은 제 2 레지스터의 출력으로서 이용된다.
사이클 7에서, 시프트 레지스터 그룹(1)의 제 6 레지스터 출력은 a(1)이고, 제 7 레지스터의 출력은 a(0)이며, 제 1 차분 절대값 연산 회로(2)가 a(0)과 a(1)의 차에 대한 차분 절대값을 연산한다. 다음 사이클에서, 제 1 비교기(3)가 제 1 차분 절대값 연산 회로(2)의 출력을 양자화 파라미터 QP와 비교한다. 그 다음, 비교의 결과에 따라, 상기 차분 절대값이 양자화 파라미터 QP보다 작다고 판정되는 경우, 제 1 선택기(4)는 시프트 레지스터 그룹(1)의 제 8 레지스터의 출력인 a(0)을 선택한다. 그러나, 상기 차분 절대값이 양자화 파라미터 QP 이상이라고 판정되는 경우, 제 1 선택기(4)는 시프트 레지스터 그룹(1)의 제 7 레지스터의 출력인 a(1)을 선택한다. 제 1 레지스터(6)는 제 1 선택기(4)의 출력을 유지한다. 제 1 레지스터(6)에 의해 유지되는 값은 식(2)의 min_padding의 값이다.
유사하게, 사이클 15에서, 시프트 레지스터 그룹(1)의 제 6 레지스터 출력은 a(9)이고, 제 7 레지스터의 출력은 a(8)이며, 제 1 차분 절대값 연산 회로(2)가 a(8)과 a(9)의 차에 대한 차분 절대값을 연산하고, 다음 사이클에서, 제 1 비교기 (3)가 상기 구해진 차분 절대값을 양자화 파라미터 QP와 비교한다. 그 다음, 비교의 결과에 따라, 상기 차분 절대값이 양자화 파라미터 QP보다 작다고 판정되는 경우, 제 1 선택기(4)는 제 7 레지스터의 출력인 a(9)를 선택한다. 그러나, 상기 차분 절대값이 양자화 파라미터 QP 이상이라고 판정되는 경우, 제 8 레지스터 출력인 a(8)이 선택된다. 제 2 레지스터(7)는 제 1 선택기(4)의 출력을 유지한다. 제 2 레지스터(7)에 의해 유지되는 값은 식(2)의 max_padding 값이다.
사이클 13 이후에, 평활화 처리는 시프트 레지스터 그룹(1)의 제 8 내지 제 16 레지스터 출력, min_padding 값 및 max_padding 값을 사용하여 수행된다. 선택기 그룹(8)의 각 선택기는, 사이클 13부터 사이클 20에 걸친 주기 동안, 다음의 방법으로 동작된다. 선택기(A)는, 사이클 13부터 사이클 16에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 8 레지스터의 값을 출력하고, 사이클 17부터 사이클 20에 걸친 주기 동안, max_padding 값을 출력한다. 선택기(B)는, 사이클 13부터 사이클 17에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 9 레지스터의 값을 출력하고, 사이클 18부터 사이클 20에 걸친 주기 동안, max_padding 값을 출력한다. 선택기(C)는, 사이클 13부터 사이클 18에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 10 레지스터의 값을 출력하고, 사이클 19부터 사이클 20에 걸친 주기 동안, max_padding 값을 출력한다. 선택기(D)는, 사이클 13부터 사이클 19에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 11 레지스터의 값을 출력하고, 사이클 20에서, max_padding 값을 출력한다.
선택기(E)는, 사이클 13에서, min_padding 값을 출력하고, 사이클 14부터 사이클 20에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 13 레지스터의 값을 출력한다. 선택기(F)는, 사이클 13부터 사이클 14에 걸친 주기 동안, min_padding 값을 출력하고, 사이클 15부터 사이클 20에 걸친 주기 동안, 시프트 레지스터 그룹 (1)의 제 14 레지스터의 값을 출력한다. 선택기(G)는, 사이클 13부터 사이클 15에 걸친 주기 동안, min_padding 값을 출력하고, 사이클 16부터 사이클 20에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 15 레지스터의 값을 출력한다. 선택기(H)는, 사이클 13부터 사이클 16에 걸친 주기 동안, min_padding 값을 출력하고, 사이클 17부터 사이클 20에 걸친 주기 동안, 시프트 레지스터 그룹(1)의 제 16 레지스터의 값을 출력한다.
다음으로, 제 1 시프터 그룹(9)이 선택기 그룹(8)의 선택기(C~F) 각각의 출력을 1 비트 왼쪽으로 시프트하고, 시프트 레지스터 그룹(1)의 제 12 레지스터의 출력을 2비트 왼쪽으로 시프트한다. 또한, 제 1의 2-입력 가산기 그룹(10)는 선택기 그룹(8)의 선택기(A,B,G,H)의 출력과 제 1 시프터 그룹(9)의 시프터의 출력을 합하여 이것에 상수 "8"을 가산한다. 마지막으로, 제 2 시프터(11)가 그 결과를 4 비트 왼쪽으로 시프트하여 평활화 처리 종료시의 화소값을 구한다.
D 모드 연산의 출력으로서, 평활화 처리의 종료시에 구해진 화소값이 출력되어야 하는지, 또는, 입력 화소값이 본래 그대로 출력되어야 하는지를 판정하기 위하여 다음 연산이 수행된다.
시프트 레지스터 그룹(1)의 제 2 시프트 레지스터의 각 사이클 출력이 사이클 3부터 사이클 10에 걸친 주기 동안 비교되고, 입력 화소값 a(1) 내지 a(8)의 최대값이 제 3 레지스터(12)에 유지되며, 입력 화소값 a(1) 내지 a(8)의 최소값이 제4 레지스터(13)에 유지된다. 사이클 12에서, 제 2 차분 절대값 연산 회로(14)는, 제 3 레지스터(12)에 유지되는 값과 제 4 레지스터(13)에 유지되는 값의 차에 대한 차분 절대값을 연산하다. 다음, 사이클 13에서, 제 2 비교기(15)가 상기 차분 절대값을 2배의 양자화 파라미터 QP와 비교한다. 비교한 결과로서, 제 2 차분 절대값 연산 회로(14)의 출력이 양자화 파라미터 QP의 2배보다 작다고 판정되는 경우, 제 2 선택기(16)는 제 1 시프터(11)의 출력인 평활화 처리의 종료시 구해진 화소값을 선택한다. 이에 반하여, 제 2 차분 절대값 연산 회로(14)의 출력이 양자화 파라미터 QP의 2배 이상인 경우, 제 2 선택기(16)는 시프트 레지스터 그룹(1)의 제 14 레지스터의 출력인 입력 화소값을 선택한다.
D 모드 연산의 출력은 이상의 연산에 의해 구해진다.
이하, T 모드 연산 회로의 동작을 설명한다. 사이클 15에서, 제 2 레지스터 그룹(17)은 시프트 레지스터 그룹(1)의 제 10 및 제 11 시프트 레지스터의 출력을 1비트 왼쪽으로 시프트한다. 제 2의 2-입력 가산기 그룹(18)및 제 2 시프터(19)는 제 2 시프터 그룹(17)의 출력 및 시프트 레지스터 그룹(1)의 제 9 및 제 12 시프트 레지스터의 출력을 이용하여, 식(5)의 "d"값을 연산한다. 사이클 16에서, 2-입력 가산기(20)는 시프트 레지스터 그룹(1)의 제 12 시프트 레지스터의 출력인 a(4)를 제 2 시프터(19)의 출력인 식(5)의 d값에 가산한다. 사이클 17에서, 2-입력 감산기 (21)는 제 2 시프터(19)의 출력인 식(5)의 d값을 시프트 레지스터 그룹(1)의 제 12 시프트 레지스터 출력인 a(5)에서 감산한다. 그 결과, 평활화 처리 종료시의 화소값이 구해진다.
T 모드 연산의 출력으로서, 평활화 처리 종료시에 구해진 화소값이 출력되어야 하는지 또는, 입력 화소값이 본래 그대로 출력되어야 하는지를 결정하기 위하여, 다음 연산이 수행된다.
제 3 비교기(22)는 양자화 파라미터 QP/2를 제 2 시프터(19)의 출력인 식(5) 중에서 d값의 절대값과 비교한다. 식(5)의 d값의 절대값이 양자화 파라미터 QP/2 이하인 경우, 제 3 선택기(23)는 2-입력 가산기(20) 또는 2-입력 감산기(21)의 출력인 평활화 처리 종료시의 화소값을 선택한다. 이에 반하여, 식(5)의 d값의 절대값이 양자화 파라미터 QP/2 보다 큰 경우, 제 3 선택기(23)는 시프트 레지스터 그룹(1)의 제 12 레지스터의 출력인 입력 화소값을 선택한다.
T 모드 연산의 출력은 이상의 연산에 의해 구해진다.
이하, D 모드 연산이 수행되어야 하는지 또는 T 모드 연산이 수행되어야 하는지를 판정하는 연산 모드 판정 회로의 동작에 대하여 설명한다.
제 3 차분 절대값 연산 회로(24)는 시프트 레지스터 그룹(1)의 제 1 레지스터의 출력과 제 2 레지스터의 출력의 차에 대한 차분 절대값을 구한다. 따라서, 사이클 2에서, 시프트 레지스터 그룹(1)의 제 1 레지스터의 출력은 a(1)이고, 제 2 레지스터의 출력인 a(0)이며, (a(0) - a(1))의 절대값이 구해진다. 이하 동일한 방법으로, 각 사이클에 대하여 인접하는 입력 화소값의 차에 대한 차분 절대값이 연산된다.
제 4 비교기(25)는 제 3 차분 절대값 회로(24)의 출력을 임계값 Th1과 비교한다. 제 3 차분 절대값 회로(24)의 출력이 임계값 Th1이하인 경우 1의 값이 출력된다. 그러나, 제 3 차분 절대값 회로(24)의 출력이 임계값 Th1 보다 큰 경우, 0의 값이 출력된다. 계수기(26)는, 사이클 2부터 사이클 10에 걸친 주기 동안, 제 4 비교기(25)의 출력을 누적하여 가산하고, 식(1)의 f의 값을 구한다. 다음, 제 5 비교기(27)는 계수기(26)의 출력을 임계값 Th2와 비교하고, 계수기(26)의 출력이 임계값 Th2 이상인 경우, 제 4 선택기(28)는 제 2 선택기(16)의 출력을 선택한다. 그러나, 계수기(26)의 출력이 임계값 Th2보다 작은 경우, 제 4 선택기(28)는 제 3 선택기(23)의 출력을 선택한다.
따라서, 인접하는 화소값 사이에 완만한 변화가 있고 블록 노이즈가 자주 나타나는 패턴에 대한 화소값이 필터로 입력되는 경우, D 모드 연산이 선택되고, 보다 효율적인 평활화 처리가 수행된다. 이에 반하여, 인접하는 화소값 사이에 극심한 변화가 있고 블록 노이즈가 거의 나타나지 않는 패턴에 대한 화소값이 필터로 입력되는 경우, T 모드 연산이 선택되고 평활화 처리 동안 연산의 양이 감소된다.
위에서 설명된 바와 같이, 본 실시예에서, 하드웨어가 사용되어 MPEG-4에 규정된 디블록킹 필터의 D 모드 연산 및 T 모드 연산 및 적응 필터 판정 연산을 완전하게 실현하는 디블록킹 필터링 장치가 제공될 수 있다. 소프트웨어 처리는 필요하지 않고, 연산은 화소값이 순차적으로 입력되는 타이밍에 동기되어 병렬로 수행된다. 그 결과, 고속의 필터링 연산이 수행될 수 있다.
또한, 제 2 양태에 따르면, 제 1 양태의 디블록킹 필터 연산 장치의 연산 모드 판정 회로는 시계열적으로 D 모드 연산 회로 및 T 모드 연산 회로에 대한 처리 이전에 처리를 수행하고, 적응 연산 회로로서 D 모드 연산 회로 또는 T 모드 연산회로 중 어느 하나를 선택한다. 제 1 양태의 디블록킹 필터링 장치가 T 모드 연산이 적응형이라고 판정한 경우, max_padding 값 및 min_padding 값이 선택기 그룹(8)의 출력으로 사용됨으로써, 제 1 시프터 그룹(9) 및 제 1의 2-입력 가산기 그룹(10)에서의 신호 변화가 제한된다. 따라서, 제 1 양태의 디블록킹 필터링 장치에 의해 요구되는 소비 전력이 훨씬 더 감소될 수 있다.
위에서 설명된 바와 같이, 본 발명에 따르면, 그 사용에 의해, MPEG-4에 규정된 디블록킹 필터에 대한 D 모드 연산 회로, T 모드 연산 회로 및 그 중 하나를 적응 회로로서 선택하는 회로가 병렬로 또한 효율적으로 동작될 수 있는 하드웨어가 실현된다. 따라서, 프로세서의 범용 연산기를 이용한 소프트웨어 처리는 필요하지 않고, 고속의 필터링 처리가 수행될 수 있다.

Claims (5)

  1. MPEG-4에 규정된 디블록킹 필터에 대한 D 모드 연산을 수행하는 D 모드 연산 회로;
    T 모드 연산을 수행하는 T 모드 연산 회로;
    블록 경계 부근의 화소값의 변화를 이용하여 상기 D 모드 연산이 수행되어야 하는지 또는 상기 T 모드 연산이 수행되어야 하는지를 적응적으로 판정하는 연산 모드 판정 회로; 및
    상기 연산 모드 판정 회로의 출력에 따라 상기 D 모드 연산 회로의 출력 및 상기 T 모드 연산 회로의 출력 중 어느 하나를 선택하는 선택기를 포함하고,
    상기 D 모드 연산 회로, 상기 T 모드 연산 회로 및 상기 연산 모드 판정 회로가, 순차적으로 입력되는 화소값의 입력 타이밍에 동기되어 병렬로 동작하는 것을 특징으로 하는 디블록킹 필터링 장치.
  2. 제 1항에 있어서, 상기 연산 모드 판정 회로가 시계열적으로 상기 D 모드 연산 회로 및 상기 T 모드 연산 회로에 대한 처리 이전에 처리를 수행하고, 상기 D 모드 연산 회로 및 상기 T 모드 연산 회로 중 어느 하나를 적응 연산 회로로서 선택하며, 입력 화소값에 대신에 고정값을 비적응 연산 회로로 전송하는 것을 특징으로 하는 디블록킹 필터링 장치.
  3. 제 1항에 있어서, 상기 D 모드 연산 회로가,
    입력 화소값을 시프트하는 시프트 레지스터 그룹;
    상기 시프트 레지스터 그룹의 인접하는 레지스터의 차에 대한 차분 절대값을 구하는 제 1 차분 절대값 연산 회로;
    상기 제 1 차분 절대값 연산 회로의 출력을 제 1 임계값과 비교하는 제 1 비교기;
    상기 제 1 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력을 선택하는 제 1 선택기;
    상기 연산의 개시 이후에 사이클의 수를 계수하는 순차 계수기;
    상기 순차 계수기에 의해 지시되는 특정 사이클 동안 상기 제 1 선택기의 출력을 유지하는 제 1 및 제 2 레지스터;
    상기 순차 계수기에 의해 지시되는 사이클에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 1 및 제 2 레지스터 출력을 절환하는 선택기 그룹;
    상기 선택기 그룹의 출력을 왼쪽으로 시프트하는 제 1 시프터 그룹;
    상기 선택기 그룹의 출력과 상기 제 1 시프터 그룹의 출력을 가산하는 제 1 가산기 그룹;
    상기 제 1 가산기 그룹의 출력을 오른쪽으로 시프트하는 제 1 시프터;
    상기 순차 계수기에 의해 지시되는 특정 사이클 동안 상기 시프트 레지스터 그룹의 특정 레지스터 출력에 대한 최대값 및 최소값을 유지하는 제 3 및 제 4 레지스터;
    상기 제 3 및 제 4 레지스터의 차에 대한 차분 절대값을 구하는 제 2 차분 절대값 연산 회로;
    상기 제 2 차분 절대값 연산 회로의 출력을 제 2 임계값과 비교하는 제 2 비교기; 및
    상기 제 2 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 1 시프터의 출력을 절환하는 제 2 선택기를 포함하고,
    상기 T 모드 연산 회로가,
    상기 시프트 레지스터 그룹의 특정 레지스터 출력을 왼쪽으로 시프트하는 제 2 시프터 그룹;
    상기 시프트 레지스터 그룹의 특정 레지스터 출력과 상기 제 2 시프터 그룹의 출력을 가산하는 제 2 가산기 그룹;
    상기 제 2 가산기 그룹의 출력을 오른쪽으로 시프트하는 제 2 시프터;
    상기 제 2 시프터의 출력을 상기 시프트 레지스터 그룹의 특정 레지스터 출력에 가산하는 가산기;
    상기 제 2 시프터의 출력을 상기 시프트 레지스터 그룹의 특정 레지스터 출력에서 감산하는 감산기;
    상기 제 2 시프터의 출력에 대한 절대값을 제 3 임계값과 비교하는 제 3 비교기; 및
    상기 제 3 비교기의 출력에 따라 상기 시프트 레지스터 그룹의 특정 레지스터 출력, 상기 가산기의 출력 및 상기 감산기의 출력을 절환하는 제 3 선택기를 포함하며,
    상기 연산 모드 판정 회로가,
    상기 시프트 레지스터 그룹에서 인접하는 레지스터의 차에 대한 차분 절대값을 구하는 제 3 차분 절대값 연산 회로;
    상기 제 3 차분 절대값 연산 회로의 출력을 제 4 임계값과 비교하는 제 4 비교기;
    상기 제 4 비교기의 출력을 누적하여 가산하는 계수기; 및
    상기 계수기의 출력을 제 5 임계값과 비교하는 제 5 비교기를 포함하고,
    상기 선택기가, 상기 연산 모드 판정 회로의 출력에 따라 상기 D 모드 연산 회로의 출력과 상기 T 모드 연산 회로의 출력을 절환하는 것을 특징으로 하는 디블록킹 필터링 장치.
  4. MPEG-4에 규정된 디블록킹 필터에 대한 D 모드 연산을 수행하는 D 모드 연산 단계;
    T 모드 연산을 수행하는 T 모드 연산 단계;
    블록 경계 부근의 화소값의 변화를 이용하여 상기 D 모드 연산이 수행되어야 하는지 또는 상기 T 모드 연산이 수행되어야 하는지를 적응적으로 판정하는 연산 모드 판정 단계; 및
    상기 연산 모드 판정 단계에서의 출력에 따라 상기 D 모드 연산 단계에서의출력 및 상기 T 모드 연산 단계에서의 출력 중 어느 하나를 선택하는 단계를 포함하고,
    상기 D 모드 연산, 상기 T 모드 연산 및 상기 연산 모드 판정이, 순차적으로 입력되는 화소값의 입력 타이밍에 동기되어 병렬로 동작하는 것을 특징으로 하는 디블록킹 필터링 방법.
  5. 제 4항에 있어서, 상기 연산 모드 판정은 시계열적으로 상기 D 모드 연산 및 상기 T 모드 연산이 시작되기 전에 수행되고, 상기 D 모드 연산 및 상기 T 모드 연산 중 어느 하나가 적응 연산으로서 판정되며, 입력 화소값에 대신에 고정값이 비적응 연산으로서 입력되는 것을 특징으로 하는 디블록킹 필터링 방법.
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