KR20020014490A - Formation method of bit line of semiconductor devices - Google Patents

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김지수
신경섭
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윤종용
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Abstract

PURPOSE: A method for forming a bit line of a semiconductor device is provided to prevent the bit line from being lifted by an expansion of volume and to control the increase of bit line resistance, by preventing oxygen from penetrating the bit line even if a wet or oxygen annealing process is performed after a spin-on-glass(SOG) or boron phosphorous silicate glass(BPSG) layer is deposited, or even if an annealing process is performed regarding a dielectric layer of the capacitor. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate. A lower barrier layer is deposited on the interlayer dielectric. A photoresist pattern for forming a contact hole is formed on the lower barrier layer. The lower barrier layer and the interlayer dielectric are etched to form the contact hole by using the photoresist pattern as a mask. A conductive material is deposited on the resultant structure to form a contact plug inside the contact hole. A bit line barrier layer(122), a bit line conductive layer(124) and a bit line capping layer(126) are sequentially stacked on the resultant structure, and are patterned to form the bit line. An insulation layer for forming a bit line sidewall spacer(128) is deposited on the resultant structure. The insulation layer and the lower barrier layer are anisotropically etched away while the bit line sidewall spacer and the lower barrier layer are formed.

Description

반도체 장치의 비트 라인 형성방법{Formation method of bit line of semiconductor devices}Formation method of bit line of semiconductor devices

본 발명은 반도체 제조방법에 관한 것으로, 더욱 상세하게는 비트 라인의 산화를 방지하기 위한 반도체 장치의 비트 라인 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor, and more particularly, to a method for forming a bit line of a semiconductor device for preventing oxidation of the bit line.

최근, 반도체 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어감에 따라 대용량의 메모리 소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀을 1개의 캐패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.Recently, with the development of semiconductor manufacturing technology and the application field of memory devices, the development of large-capacity memory devices is progressing. In particular, one memory cell is composed of one capacitor and one transistor, which is advantageous for high integration. Significant advances have been made in Dynamic Random Access Memory.

그러나, 반도체 소자의 집적도가 높아짐에 따라 각 라인(line) 및 스페이스(space)의 종횡비(aspect ratio)가 증가하여 층간절연막을 채우는 데 여러 가지 문제점이 크게 부각되고 있다. 특히 홈에 층간절연막을 채울 때 보이드 등이 발생하여 SOG(Spin On Glass)막 또는 BPSG(BoroPosporus Silicate Glass)막을 증착한 후, 웨트 어닐링(wet anneal) 또는 산소 어닐링을 실시하고 있다.However, as the degree of integration of semiconductor devices increases, various problems have arisen in filling the interlayer insulating film by increasing the aspect ratio of each line and space. In particular, when the interlayer insulating film is filled in the grooves, voids or the like are formed to deposit a spin on glass (SOG) film or a BoroPosporus Silicate Glass (BPSG) film, and then wet anneal or oxygen annealing is performed.

그러나 종래의 비트 라인 형성방법에 의하여 형성한 비트 라인 구조에서는 SOG 또는 BPSG막을 증착한 후 웨트 어닐링 또는 산소 어닐링을 실시하게 되면, 산소가 비트 라인에 침투하여 배리어 메탈과 메탈 비트 라인을 산화시킴으로써 부피 팽창에 의한 리프팅 현상이 발생하게 되며, 비트 라인 상에 커패시터를 형성할 경우 커패시터의 유전막의 어닐링 공정에서 비트 라인의 산화가 발생할 수 있다. 이러한 비트 라인의 산화는 콘택 및 비트 라인 저항의 증가를 초래한다.However, in the bit line structure formed by the conventional bit line forming method, when wet annealing or oxygen annealing is performed after depositing an SOG or BPSG film, oxygen penetrates the bit line and oxidizes the barrier metal and the metal bit line to expand the volume. The lifting phenomenon may occur, and when the capacitor is formed on the bit line, oxidation of the bit line may occur in the annealing process of the dielectric film of the capacitor. This bit line oxidation results in an increase in contact and bit line resistance.

도 1은 종래의 제조 방법에 따른 비트 라인 구조를 도시한 단면도이다. 도 1을 참조하면, 종래의 제조 방법에 의하여 형성한 비트 라인은 어닐링 공정 진행시 산소가 침투하여 산화가 발생할 수 있음을 보여주고 있다. 여기서, 화살표는 산소가 침투하는 경로를 도시한 것이다.1 is a cross-sectional view showing a bit line structure according to a conventional manufacturing method. Referring to FIG. 1, a bit line formed by a conventional manufacturing method shows that oxygen may penetrate during annealing process and oxidation may occur. Here, the arrow shows the path through which oxygen penetrates.

본 발명이 이루고자 하는 기술적 과제는 산소 침투에 의한 비트 라인의 산화를 막을 수 있는 반도체 장치의 비트 라인 형성방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a bit line in a semiconductor device capable of preventing oxidation of a bit line by oxygen infiltration.

도 1은 종래의 제조 방법에 따른 비트 라인 구조를 도시한 단면도이다.1 is a cross-sectional view showing a bit line structure according to a conventional manufacturing method.

도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 비트 라인 형성방법을 공정 순서에 따라 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a bit line forming method according to a preferred embodiment of the present invention in a process sequence.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 소자분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 산화막 패턴 106 : 게이트 도전막 패턴104: gate oxide film pattern 106: gate conductive film pattern

108 : 게이트 캡핑막 패턴 110 : 게이트 측벽 스페이서108: gate capping film pattern 110: gate sidewall spacer

112 : 소오스 및 드레인 영역 114 : 콘택 패드112: source and drain region 114: contact pad

115 : 제1 층간절연막 116, 16 : 제2 층간절연막115: first interlayer insulating film 116, 16: second interlayer insulating film

118 : 하부 배리어막 120, 20 : 콘택플러그118: lower barrier layer 120, 20: contact plug

122, 22 : 비트 라인 배리어막 124, 24 : 비트 라인 도전막122, 22: bit line barrier film 124, 24: bit line conductive film

126, 26 : 비트 라인 캡핑막 128, 28 : 비트 라인 측벽 스페이서126, 26: bit line capping film 128, 28: bit line sidewall spacer

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 하부 배리어막을 증착하는 단계와, 상기 하부 배리어막 상에 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 하부 배리어막 및 층간절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 결과물 상에 도전 물질을 증착하여 상기 콘택홀내만 콘택 플러그를 형성하는 단계와, 상기 결과물 상에 비트 라인 배리어막, 비트 라인 도전막 및 비트 라인 캡핑막을 순차적으로 적층하고, 패터닝하여 비트 라인을 형성하는 단계와, 상기 결과물 상에 비트 라인 측벽 스페이서를 형성하기 위해 절연막을 증착하는 단계 및 상기 절연막 및 하부 배리어막을 이방성 식각하여 상기 절연막 및 하부 배리어막을 동시에 제거하면서 비트 라인 측벽 스페이서 및 하부 배리어막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 비트 라인 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film on a semiconductor substrate, depositing a lower barrier film on the interlayer insulating film, and forming a contact hole on the lower barrier film. Forming a pattern, etching the lower barrier layer and the interlayer insulating layer using the photoresist pattern as a mask, forming a contact hole, and depositing a conductive material on the resultant to form a contact plug only within the contact hole And sequentially stacking and patterning a bit line barrier layer, a bit line conductive layer, and a bit line capping layer on the resultant to form a bit line, and forming an bit line sidewall spacer on the resultant. Depositing anisotropically and anisotropically etching the insulating layer and the lower barrier layer; And forming a bit line sidewall spacer and a lower barrier layer while simultaneously removing the lower barrier layer.

상기 하부 배리어막은 Si3N4막 또는 SiON막으로 이루어지는 것이 바람직하다.The lower barrier film is preferably made of a Si 3 N 4 film or a SiON film.

상기 하부 배리어막은 산소가 비트 라인으로 침투하지 못할 정도의 두께를갖는 것이 바람직하다.The lower barrier layer preferably has a thickness such that oxygen cannot penetrate the bit line.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following examples are provided to those skilled in the art to fully understand the present invention and should not be construed as limiting the scope of the present invention. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 비트 라인 형성방법을 공정순서에 따라 도시한 단면도들이다.2 to 6 are cross-sectional views illustrating a bit line forming method according to a preferred embodiment of the present invention in a process sequence.

도 2를 참조하면, 반도체 기판(100)에 사진 식각 공정을 이용하여 활성 영역과 필드 영역을 정의하는 소자분리막(102)을 형성한다. 이어서, 반도체 기판(100) 상에 게이트 산화막, 게이트 도전막 및 게이트 캡핑막을 순차적으로 증착한다. 상기 게이트 산화막은 실리콘 산화막이고, 상기 게이트 도전막은 폴리실리콘과 실리사이드가 적층된 구조이며, 상기 게이트 캡핑막은 실리콘 질화막으로 이루어지는 것이 바람직하다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 캡핑막, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하여 게이트 산화막 패턴(104), 게이트 도전막 패턴(106) 및 게이트 캡핑막 패턴(108)을 형성한다. 이어서 LDD(Lightly Doped Drain)를 형성하기 위하여 상기 게이트 캡핑막 패턴(108)을 마스크로 하여 불순물을 이온 주입하여 LDD(Lightly Doped Drain)를 형성한다. 상기결과물 상에 실리콘 질화막을 증착하고 이방성 식각하여 게이트 측벽에 스페이서(110)를 형성한다. 게이트 측벽 스페이서(110)와 게이트 캡핑막 패턴(108)을 마스크로 하여 불순물을 이온 주입하여 소오스 및 드레인 영역(112)을 형성한다.Referring to FIG. 2, an isolation layer 102 defining an active region and a field region is formed on a semiconductor substrate 100 using a photolithography process. Subsequently, a gate oxide film, a gate conductive film, and a gate capping film are sequentially deposited on the semiconductor substrate 100. Preferably, the gate oxide film is a silicon oxide film, the gate conductive film is a structure in which polysilicon and silicide are laminated, and the gate capping film is formed of a silicon nitride film. The gate capping layer, the gate conductive layer, and the gate oxide layer are sequentially etched using a gate electrode forming mask to form the gate oxide layer pattern 104, the gate conductive layer pattern 106, and the gate capping layer pattern 108. Subsequently, in order to form a lightly doped drain (LDD), impurities are ion-implanted using the gate capping layer pattern 108 as a mask to form a lightly doped drain (LDD). A silicon nitride film is deposited on the resultant and anisotropically etched to form spacers 110 on the sidewalls of the gate. The source and drain regions 112 are formed by ion implantation of impurities using the gate sidewall spacer 110 and the gate capping layer pattern 108 as a mask.

상기 소오스 및 드레인이 형성된 결과물 상에 제1 층간절연막(115)을 형성한다. 이어서, 제1 층간절연막(115)을 식각하여 콘택홀을 형성하고, 상기 콘택홀을 도전 물질로 채움으로써 소오스 및 드레인 영역과 전기적으로 연결되는 스토리지 노드 콘택 패드와 비트 라인 콘택 패드(114)를 형성한다. 상기 콘택 패드(114) 및 제1 층간절연막(115) 상에 제2 층간절연막(116)을 형성한다. 제2 층간절연막(116)은 SOG막, BPSG막 등의 산화막으로 형성하는 것이 바람직하다.A first interlayer insulating film 115 is formed on the resultant source and drain formed thereon. Subsequently, the first interlayer insulating layer 115 is etched to form a contact hole, and the contact hole is filled with a conductive material to form a storage node contact pad and a bit line contact pad 114 electrically connected to the source and drain regions. do. A second interlayer insulating layer 116 is formed on the contact pad 114 and the first interlayer insulating layer 115. The second interlayer insulating film 116 is preferably formed of an oxide film such as an SOG film or a BPSG film.

도 3을 참조하면, 상기 제2 층간절연막(116) 상에 하부 배리어막(118)을 증착한다. 하부 배리어막(118)은 제2 층간절연막과 식각 선택비가 좋은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)으로 이루어지는 것이 바람직하다.Referring to FIG. 3, a lower barrier layer 118 is deposited on the second interlayer insulating layer 116. The lower barrier layer 118 may be formed of a silicon nitride layer (Si 3 N 4 ) or a silicon oxynitride layer (SiON) having a good etching selectivity with the second interlayer insulating layer.

도 4를 참조하면, 상기 하부 배리어막(118) 상에 콘택홀 형성을 하기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크를 하여 하부 배리어막(118)과 제2 층간절연막(116)을 차례로 식각함으로써 비트 라인 콘택홀을 형성한다. 상기 결과물 상에 도전 물질을 증착하여 상기 콘택홀내에 콘택 플러그(120)를 형성한다.Referring to FIG. 4, a photoresist pattern for forming a contact hole is formed on the lower barrier layer 118, and the lower barrier layer 118 and the second interlayer insulating layer 116 are formed by masking the photoresist pattern. The etch lines are sequentially etched to form bit line contact holes. A conductive material is deposited on the resultant to form a contact plug 120 in the contact hole.

도 5 및 도 6은 비트 라인을 워드 라인 방향으로 절단하여 바라본 비트 라인 구조의 단면도들이다.5 and 6 are cross-sectional views of a bit line structure viewed by cutting a bit line in a word line direction.

도 5를 참조하면, 콘택 플러그(120)가 형성된 상기 결과물 상에 비트 라인 배리어막, 비트 라인 도전막 및 비트 라인 캡핑막을 순차적으로 적층한다. 상기 비트 라인 배리어막은 Ti막 및 TiN막이 순차적으로 적층된 구조를 갖는 것이 바람직하다. 상기 비트 라인 도전막은 텅스텐(W), 구리(Cu) 등의 도전성 물질로 이루어지는 것이 바람직하다. 상기 비트 라인 캡핑막은 실리콘 질화막으로 이루어지는 것이 바람직하다. 이어서, 상기 비트 라인 캡핑막, 비트 라인 도전막 및 비트 라인 배리어막을 순차적으로 식각하여 캐핑막 패턴(126), 비트 라인 도전막 패턴(124) 및 비트 라인 배리어막 패턴(122)으로 이루어진 비트 라인을 형성한다.Referring to FIG. 5, a bit line barrier layer, a bit line conductive layer, and a bit line capping layer are sequentially stacked on the resultant on which the contact plug 120 is formed. The bit line barrier layer preferably has a structure in which a Ti film and a TiN film are sequentially stacked. The bit line conductive film is preferably made of a conductive material such as tungsten (W) and copper (Cu). The bit line capping film is preferably made of a silicon nitride film. Subsequently, the bit line capping layer, the bit line conductive layer, and the bit line barrier layer are sequentially etched to form a bit line including the capping layer pattern 126, the bit line conductive layer pattern 124, and the bit line barrier layer pattern 122. Form.

도 6을 참조하면, 상기 결과물 상에 비트 라인 측벽 스페이서를 형성하기 위해 절연막을 증착한다. 상기 절연막은 실리콘 질화막으로 이루어지는 것이 바람직하다. 이어서, 상기 절연막 및 하부 배리어막(118a)을 이방성 식각하여 상기 절연막 및 하부 배리어막(118a)을 동시에 제거하면서 비트 라인 측벽 스페이서(128) 및 하부 배리어막(118b)을 형성한다.Referring to FIG. 6, an insulating film is deposited to form bit line sidewall spacers on the resultant. It is preferable that the said insulating film consists of a silicon nitride film. Subsequently, the insulating layer and the lower barrier layer 118a are anisotropically etched to form the bit line sidewall spacer 128 and the lower barrier layer 118b while simultaneously removing the insulating layer and the lower barrier layer 118a.

이어서 상기 결과물 상에 제3 층간절연막을 증착하고, 후속 공정을 진행하여 반도체 메모리 소자을 완성한다.Subsequently, a third interlayer insulating film is deposited on the resultant product, and a subsequent process is performed to complete a semiconductor memory device.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.As mentioned above, although the preferred embodiment of the present invention has been described in detail, the present invention is not limited to the above embodiment, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention. Do.

본 발명에 의한 반도체 장치의 비트 라인 형성방법에 의하면, SOG 또는 BPSG막 등을 증착한 후 웨트 어닐링 또는 산소 어닐링을 실시하거나, 커패시터 유전막의 어닐링 공정을 실시하더라도 산소가 비트 라인에 침투하여 배리어 메탈과 메탈 비트 라인을 산화시키는 것을 저지함으로서 부피 팽창에 의한 비트 라인의 리프팅 현상을 방지할 수 있다. 또한 비트 라인 저항의 증가를 억제할 수 있다.According to the method of forming a bit line of a semiconductor device according to the present invention, even after performing an SOG or BPSG film or the like, wet annealing or oxygen annealing or an annealing process of a capacitor dielectric film, oxygen penetrates into the bit line and the barrier metal and By preventing the metal bit line from being oxidized, the lifting phenomenon of the bit line due to volume expansion can be prevented. It is also possible to suppress an increase in bit line resistance.

Claims (3)

반도체 기판상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막 상에 하부 배리어막을 증착하는 단계;Depositing a lower barrier layer on the interlayer dielectric layer; 상기 하부 배리어막 상에 콘택홀을 형성하기 위한 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern for forming a contact hole on the lower barrier layer; 상기 포토레지스트 패턴을 마스크로 하여 상기 하부 배리어막 및 층간절연막을 식각하여 콘택홀을 형성하는 단계;Forming a contact hole by etching the lower barrier layer and the interlayer insulating layer using the photoresist pattern as a mask; 상기 결과물 상에 도전 물질을 증착하여 상기 콘택홀내에 콘택 플러그를 형성하는 단계;Depositing a conductive material on the resultant to form a contact plug in the contact hole; 상기 결과물 상에 비트 라인 배리어막, 비트 라인 도전막 및 비트 라인 캡핑막을 순차적으로 적층하고, 패터닝하여 비트 라인을 형성하는 단계;Sequentially stacking and patterning a bit line barrier layer, a bit line conductive layer, and a bit line capping layer on the resultant to form a bit line; 상기 결과물 상에 비트 라인 측벽 스페이서를 형성하기 위해 절연막을 증착하는 단계; 및Depositing an insulating film to form bit line sidewall spacers on the resultant; And 상기 절연막 및 하부 배리어막을 이방성 식각하여 상기 절연막 및 하부 배리어막을 동시에 제거하면서 비트 라인 측벽 스페이서 및 하부 배리어막을 형성하는단계를 포함하는 것을 특징으로 하는 반도체 장치의 비트 라인 형성방법.And anisotropically etching the insulating film and the lower barrier film to form a bit line sidewall spacer and a lower barrier film while simultaneously removing the insulating film and the lower barrier film. 제1항에 있어서, 상기 하부 배리어막은 Si3N4막 또는 SiON막으로 이루어지는 것을 특징으로 하는 반도체 장치의 비트 라인 형성방법.The method of claim 1, wherein the lower barrier layer is formed of a Si 3 N 4 film or a SiON film. 제1항에 있어서, 상기 하부 배리어막은 산소가 비트 라인으로 침투하지 못할 정도의 두께를 갖는 것을 특징으로 하는 반도체 장치의 비트 라인 형성방법.The method of claim 1, wherein the lower barrier layer has a thickness such that oxygen does not penetrate the bit line.
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CN112864098A (en) * 2021-01-14 2021-05-28 长鑫存储技术有限公司 Method for manufacturing semiconductor structure and semiconductor structure

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