KR20020010973A - 폴딩 아날로그-디지털 변환기 - Google Patents

폴딩 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명의 폴딩 아날로그-디지털 변환기는 아날로그 신호(Vin)를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들(F1∼F4)을 출력하는 다수의 폴딩부(11∼14), 제1폴딩신호들(F1∼F4)과 기준전압(Vref)을 비교하여 제1하위레벨신호들(C1∼C4)을 출력하는 제1비교부(20), 제1하위레벨신호들(C1∼C4)을 엔코드하여 하위비트 신호(B3,B4)를 출력하는 제1엔코더(30), 아날로그 신호(Vin) 및 기준신호(Vr)를 비교하여 상위비트 신호(B1,B2)를 출력하는 상위비트 변환부(40), 제1폴딩신호들(F1∼F4) 중 아날로그 신호(Vin)의 입력레벨 사이에 인접한 두개의 인접폴딩신호들(NF1,NF2)로부터 등간격의 교차점을 갖는 제2폴딩신호들(SF1∼SF3)을 출력하는 폴딩발생부(100), 제2폴딩신호들(SF1∼SF3)과 기준전압(Vref)을 비교하여 제2하위레벨신호들(CS1∼CS3)을 출력하는 제2비교부(200) 및 제2하위레벨신호들(CS1∼CS3)을 엔코드하여 최하위비트 신호(B5,B6)를 출력하는 제2엔코더(300)로 구성된다.

Description

폴딩 아날로그-디지털 변환기{Folding analog to digital convertor}
본 발명은 폴딩 아날로그-디지털 변환기에 관한 것으로, 특히 아날로그 신호를 두단계의 폴딩을 하여 고해상도를 갖는 폴딩 아날로그-디지털 변환기에 관한 것이다.
일반적으로 아날로그-디지털 변환기는 디지털 신호 처리, 특히 영상 처리를 위해 반드시 필요한 것으로 아날로그 신호에 대해 디지털 신호로의 변환 속도가 고속이어야 하고, 전력소모가 작아야 하고, 해상도가 높을 것이 요구된다. 그러나 변환 속도와 해상도는 트래이드-오프(Trade-off)의 관계를 가진다.
아날로그-디지털 변환기는 변환 속도와 해상도에 따라 여러 가지 종류로 나눌 수 있으며, 특히 고속이나 해상도가 낮은 아날로그-디지털 변환기로는 플래시(Flash) 아날로그-디지털 변환기와 폴딩(Folding) 아날로그-디지털 변환기가 있다.
플래시 아날로그-디지털 변환기는 고속이나 높은 해상도를 갖기 위해 많은 비교기가 필요하므로 이를 집적회로로 구현하는 경우 칩면적이 증가하고, 전력소모가 크다.
이에 반해 폴딩 아날로그-디지털 변환기는 플래시 아날로그-디지털 변환기 에 비해 변환 속도는 떨어지나 비교기의 수를 크게 줄일 수 있고, 이로 인해 칩면적이 작아지고, 전력소모를 적게 할 수 있다.
도 1은 종래의 폴딩 아날로그-디지털 변환기의 구성도이고, 도 2는 폴딩신호에 대한 파형도이다.
도 1의 종래의 폴딩 아날로그-디지털 변환기는 아날로그 신호(Vin)를 수신하여 다중의 교차점을 갖는 정현파의 폴딩신호(F1∼F4)를 출력하는 다수의 폴딩부(1∼4), 다수의 폴딩부의 폴딩신호(F1∼F4)와 기준전압(Vref)을 비교하여 하위레벨신호(C1∼C4)를 출력하는 비교부(5), 비교부(5)의 출력인 하위레벨신호(C1∼C4)를 수신하여 이를 엔코드(Encode)하여 하위비트 신호(B3,B4)를 출력하는 엔코더(6) 및 아날로그 신호(Vin) 및 기준신호(Vr)를 수신하여 이를 비교하여 상위비트 신호(B1,B2)를 출력하는 상위비트 변환부(7)로 구성된다.
도 1의 종래의 폴딩 아날로그-디지털 변환기의 동작은 다음과 같다.
도 2에 도시된 바와 같이 폴딩부(1∼4)는 각각 다중의 교차점을 갖는 정현파의 폴딩신호(F1∼F4)를 출력한다. 만약에 폴딩 팩터(Folding Factor)가 4라 하면 다중의 교차점은 4개이다. 비교부(5)는 폴딩신호(F1∼F4)와 기준전압(Vref)을 비교하여 하위레벨신호(C1∼C4)를 출력한다. 따라서 도 3에 도시된 바와 같이 아날로그 신호(Vin)가 제1구역(Ⅰ)과 제3구역(Ⅲ)에 있으면 하위레벨신호(C1∼C4)는 순차적으로 2진수 논리값인 0000, 0001,0011,0111이 된다. 아날로그 신호(Vin)가 제2구역(Ⅱ)과 제4구역(Ⅳ)에 있으면 하위레벨신호(C1∼C4)는 순차적으로 2진수 논리값인 1111, 1110,1100,1000이 된다. 엔코더(6)는 각 구역의 각각의 하위레벨신호(C1∼C4)들에 대해 00,01,10,11로 엔코드한 하위비트 신호(B3,B4)를 출력한다. 상위비트 변환부(7)는 각 구역을 구별하기 위하여 상위비트 신호(B1,B2)는 각 구역별로 2진수 논리값 00,01,10,11을 출력한다.
따라서 아날로그 신호(Vin)에 대해 종래의 폴딩 아날로그-디지털 변환기는 4비트의 상위비트 신호(B1,B2)와 하위비트 신호(B3,B4)를 출력하므로 해상도 16비트를 갖는다.
종래의 폴딩 아날로그-디지털 변환기는 폴딩 팩터를 증가시켜 고해상도를 쉽게 구현할 수 있으나, 폴딩 팩터가 클수록 폴딩신호는 고주파수를 갖는 신호이어야 하고, 비교기는 고주파수를 갖는 폴딩신호에 대해 응답하지 못하므로 아날로그 신호의 입력 밴드폭(Band-width)이 작아야만 하고, 폴딩 팩터를 무한정 크게 할 수 없으므로 고해상도를 구현하기가 용이하지 않는 문제점을 가지고 있다.
본 발명의 목적은 각각의 제1차 폴딩부로부터 출력되는 제1차 폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들로부터 등간격의 교차점을 갖는 제2차 폴딩신호들을 출력하는 제2차 폴딩부에 의해 폴딩 팩터를 크게 하지 않더라도 고해상도를 구현할 수 있는 폴딩 아날로그-디지털 변환기를 제공하는 데 있다.
본 발명의 다른 목적은 두개의 인접폴딩신호들을 증폭하고 증폭된 인접폴딩신호들로부터 등간격을 갖는 제2폴딩신호들을 출력하는 제2차 폴딩부에 의해 아날로그 신호에 대한 디지털로 변환되는 하위비트들에 대해서 정확도를 증가시킬 수 있는 폴딩 아날로그-디지털 변환기를 제공하는 데 있다.
도 1은 종래의 폴딩 아날로그-디지털 변환기의 구성도,
도 2는 폴딩신호들에 대한 파형도,
도 3은 하위레벨신호들에 대한 디지털 변환 테이블,
도 4는 본 발명의 폴딩 아날로그-디지털 변환기의 구성도,
도 5는 본 발명의 폴딩 아날로그-디지털 변환기의 다른 구성도,
도 6은 제2폴딩신호들에 대한 파형도이다.
상기의 목적을 달성하기 위하여 본 발명의 폴딩 아날로그-디지털 변환기는 아날로그 신호를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들을 출력하는 다수의 폴딩부; 다수의 폴딩부의 출력인 제1폴딩신호들과 기준전압을 비교하여 제1하위레벨신호들을 출력하는 제1비교부; 제1비교부의 출력인 제1하위레벨신호들을 수신하여 이들을 엔코드하여 하위비트 신호를 출력하는 제1엔코더; 아날로그 신호 및 기준신호를 수신하여 이를 비교하여 상위비트 신호를 출력하는 상위비트 변환부; 다수의 폴딩부로부터 출력되는 제1폴딩신호들을 수신하여 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들로부터 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩발생부; 제2폴딩신호들과 기준전압을 비교하여 제2하위레벨신호들을 출력하는 제2비교부; 및 제2비교부의 출력인 제2하위레벨신호들을 수신하여 제2하위레벨신호들을 엔코드하여 최하위비트 신호를 출력하는 제2엔코더를 구비한 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위하여 본 발명의 폴딩 아날로그-디지털 변환기는 아날로그 신호를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들을 출력하는 다수의 폴딩부; 다수의 폴딩부의 출력인 제1폴딩신호들과 기준전압을 비교하여 제1하위레벨신호들을 출력하는 제1비교부; 제1비교부의 출력인 제1하위레벨신호들을 수신하여 이들을 엔코드하여 하위비트 신호를 출력하는 제1엔코더; 아날로그 신호 및 기준신호를 수신하여 이를 비교하여 상위비트 신호를 출력하는 상위비트 변환부; 다수의 폴딩부로부터 출력되는 제1폴딩신호들을 수신하여 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들을 출력하는 인접폴딩 발생부; 인접폴딩 발생부로부터 출력되는 두개의 인접폴딩신호들을 각각 증폭하여 증폭된 두개의 인접폴딩신호를 출력하는 증폭부; 증폭부의 출력인 증폭된 두개의 인접폴딩신호들 사이에 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩신호 출력부; 제2폴딩신호들과 기준전압을 비교하여 제2하위레벨신호들을 출력하는 제2비교부; 및 제2비교부의 출력인 제2하위레벨신호들을 수신하여 제2하위레벨신호들을 엔코드하여 최하위비트 신호를 출력하는 제2엔코더를 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 폴딩 아날로그-디지털 변환기를 상세히 설명하고자 한다.
도 4는 본 발명의 폴딩 아날로그-디지털 변환기의 제1실시예의 구성도이다.
본 발명의 폴딩 아날로그-디지털 변환기는 아날로그 신호(Vin)를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들(F1∼F4)을 출력하는 다수의 폴딩부(11∼14), 다수의 폴딩부(11∼14)의 출력인 제1폴딩신호들(F1∼F4)과 기준전압(Vref)을 비교하여 제1하위레벨신호들(C1∼C4)을 출력하는 제1비교부(20), 제1비교부(20)의 출력인 제1하위레벨신호들(C1∼C4)을 수신하여 이들을 엔코드하여 하위비트 신호(B3,B4)를 출력하는 제1엔코더(30), 아날로그 신호(Vin) 및 기준신호(Vr)를 수신하여 이를 비교하여 상위비트 신호(B1,B2)를 출력하는 상위비트 변환부(40), 다수의 폴딩부(11∼14)로부터 출력되는 제1폴딩신호들(F1∼F4)을 수신하여 제1폴딩신호들(F1∼F4) 중 아날로그 신호(Vin)의 입력레벨 사이에 인접한 두개의 인접폴딩신호들(NF1,NF2)로부터 등간격의 교차점을 갖는 제2폴딩신호들(SF1∼SF3)을 출력하는 폴딩발생부(100), 제2폴딩신호들(SF1∼SF3)과 기준전압(Vref)을 비교하여 제2하위레벨신호들(CS1∼CS3)을 출력하는 제2비교부(200) 및 제2비교부(200)의 출력인 제2하위레벨신호들(CS1∼CS3)을 수신하여 제2하위레벨신호들(CS1∼CS3)을 엔코드하여 최하위비트 신호(B5,B6)를 출력하는 제2엔코더(300)로 구성된다.
폴딩발생부(100)는 다수의 폴딩부(11∼14)로부터 출력되는 제1폴딩신호들(F1∼F4)을 수신하여 제1폴딩신호들(F1∼F4) 중 아날로그 신호(Vin)의 입력레벨 사이에 인접한 두개의 인접폴딩신호들(NF1,NF2)을 출력하는 인접폴딩 발생부(110) 및 인접폴딩 발생부(110)로부터 출력되는 두개의 인접폴딩신호들(NF1,NF2)을 수신하여두개의 인접폴딩신호(NF1,NF2) 사이에 등간격의 교차점을 갖는 제2폴딩신호들(SF1∼SF3)을 출력하는 폴딩신호 출력부(120)로 구성된다.
인접폴딩 발생부(110)는 제1비교부(20)의 출력인 제1하위레벨신호들(C1∼C4)을 수신하여 제1하위레벨신호들(C1∼C4)을 디코드하여 스위치 제어신호(SWC)를 출력하는 디코더(111) 및 다수의 폴딩부(11∼14)로부터 출력되는 제1폴딩신호들(F1∼F4)을 수신하여 스위치 제어신호(SWC)에 의해 제1폴딩신호들(F1∼F4) 중 아날로그 신호(Vin)의 입력레벨 사이에 있는 두개의 인접폴딩신호들(NF1,NF2)을 선택하는 선택부(112)로 구성된다.
폴딩신호 출력부(120)는 두개의 인접폴딩신호들(NF1,NF2) 사이에 직렬로 연결된 동일한 저항값을 갖는 다수의 저항들로 구성된다.
도 4의 제1실시예인 본 발명의 폴딩 아날로그-디지털 변환기는 최하위비트 신호(B5,B6)의 에러(Error) 발생률을 떨어뜨리기 위해 인접폴딩 발생부(110)로부터 출력되는 두개의 인접폴딩신호들(NF1,NF2)을 각각 증폭시키는 증폭부(130)를 더 구비할 수 있다.
도 5는 본 발명의 폴딩 아날로그-디지털 변환기의 제2실시예의 구성도이다.
도 5의 본 발명의 폴딩 아날로그-디지털 변환기는 다중의 교차점을 갖는 정현파의 제1폴딩신호들(F1∼F4)을 출력하는 다수의 폴딩부(11∼14), 인접한 폴딩부(11∼14)로부터 출력되는 두개의 제1폴딩신호들을 수신하여 추가의 등간격의 교차점을 갖는 보간폴딩신호들(F12,F23,F34,F41)을 출력하는 보간부(50), 다수의 폴딩부(11∼14)의 출력인 제1폴딩신호들(F1∼F4)과 보간부(50)의 출력인 보간폴딩신호들(F12,F23,F34,F41)을 수신하여 제1폴딩신호들(F1∼F4)과 보간폴딩신호들(F12,F23,F34,F41)을 기준전압(Vref)과 비교하여 제1하위레벨신호들(C1∼C8)을 출력하는 제1비교부(20), 제1비교부(20)의 출력인 제1하위레벨신호들(C1∼C8)을 수신하여 제1하위레벨신호들(C1∼C8)을 엔코드하여 하위비트 신호(B3,B4,B5)를 출력하는 제1엔코더(30), 아날로그 신호(Vin) 및 기준신호(Vr)를 수신하여 이를 비교하여 상위비트 신호(B1,B2)를 출력하는 상위비트 변환부(40), 제1폴딩신호들(F1∼F4) 및 보간폴딩신호들(F12,F23,F34,F41)을 수신하여 제1폴딩신호들(F1∼F4) 및 보간폴딩신호들(F12,F23,F34,F41) 중 아날로그 신호(Vin)의 입력레벨 사이에 인접한 두개의 인접폴딩신호들(NF1,NF2)을 출력하는 인접폴딩 발생부(110), 인접폴딩 발생부(110)로부터 출력되는 두개의 인접폴딩신호(NF1,NF2)를 각각 증폭하여 증폭된 두개의 인접폴딩신호를 출력하는 증폭부(130), 증폭부(130)의 출력인 증폭된 두개의 인접폴딩신호 사이에 등간격의 교차점을 갖는 제2폴딩신호들(SF1∼SF3)을 출력하는 폴딩신호 출력부(120), 제2폴딩신호들(SF1∼SF3)과 기준전압(Vref)을 비교하여 제2하위레벨신호들(CS1∼CS3)을 출력하는 제2비교부(200) 및 제2비교부(200)의 출력인 제2하위레벨신호들(CS1∼CS3)을 수신하여 제2하위레벨신호들(CS1∼CS3)을 엔코드하여 최하위비트 신호(B6,B7)를 출력하는 제2엔코더(300)로 구성된다.
도 5에 도시된 바와 같이 인접폴딩 발생부(110)는 제1비교부(20)의 출력인 제1하위레벨신호들(C1∼C8)을 수신하여 제1하위레벨신호들(C1∼C8)을 디코드하여 스위치 제어신호(SWC)를 출력하는 디코더(111) 및 제1폴딩신호들(F1∼F4) 및 보간폴딩신호들(F12,F23,F34,F41)을 수신하여 스위치 제어신호(SWC)에 의해 아날로그 신호(Vin)의 입력레벨 사이에 있는 두개의 인접폴딩신호(NF1,NF2)를 선택하는 선택부(112)로 구성된다.
폴딩신호 출력부(120)는 증폭된 두개의 인접폴딩신호들 사이에 직렬로 연결된 동일한 저항값을 갖는 다수의 저항들로 구성된다.
상기의 구성에 따른 본 발명인 폴딩 아날로그-디지털 변환기의 동작은 다음과 같다.
도 4에 도시된 폴딩 아날로그-디지털 변환기는 폴딩 팩터가 4이고, 6비트 폴딩 아날로그-디지털 변환기이다.
도 2에 도시된 바와 같이 다수의 폴딩부(11∼14)는 폴딩 팩터가 4이므로 아날로그 신호(Vin)에 대하여 4개의 교차점을 갖는 정현파의 제1폴딩신호들(F1∼F4)을 출력한다. 제1비교부(20)는 제1폴딩신호들(F1∼F4)과 기준전압(Vref)을 비교하여 제1하위레벨신호들(C1∼C4)을 출력한다. 제1엔코더(30)는 제1하위레벨신호들(C1∼C4)을 엔코드하여 하위비트 신호(B3,B4)를 출력하고, 상위비트 변환부(40)는 아날로그 신호(Vin)와 기준신호(Vr)를 비교하여 상위비트 신호(B1,B2)를 출력한다. 따라서 제1엔코더(30)와 상위비트 변환부(40)에 의해 도 3에 도시된 바와 같이 아날로그 신호(Vin)를 4비트의 디지털 신호로 변환된다.
인접폴딩 발생부(110)의 디코더(111)는 제1하위레벨신호들(C1∼C4)을 디코드하여 스위치 제어신호(SWC)를 출력하고, 선택부(112)는 스위치 제어신호(SWC)에의해 제1폴딩신호들(F1∼F4) 중 아날로그 신호(Vin)의 입력레벨 사이에 있는 두개의 인접폴딩신호들(NF1,NF2)을 선택한다. 예를 들어 아날로그 신호(Vin)의 입력이 0에서 16Volt 의 전압 범위에 있고, 현재 아날로그 신호(Vin)가 2.40Volt라 하면 제1하위레벨신호들(C1∼C4)은 2진수 논리값 0011을 갖는다. 선택부(112)는 0011을 디코드한 스위치 제어신호(SWC)에 의해 제1폴딩신호들(F1∼F4) 중 F3, F4의 제1폴딩신호를 두개의 인접폴딩신호들(NF1,NF2)로 출력한다. 증폭부(130)는 두개의 인접폴딩신호들(NF1,NF2)을 각각 증폭시켜 출력한다. 폴딩신호 출력부(120)는 두개의 인접폴딩신호들(NF1,NF2) 사이에 직렬로 연결된 동일한 저항값을 갖는 다수의 저항들에 의하여 두개의 인접폴딩신호(NF1,NF2) 사이에 등간격의 교차점을 갖는 제2폴딩신호들(SF1∼SF3)을 출력한다. 제2비교부(200)는 제2폴딩신호들(SF1∼SF3)과 기준전압(Vref)을 비교하여 제2하위레벨신호들(CS1∼CS3)을 출력하고, 제2엔코더(300)는 제2하위레벨신호들(CS1∼CS3)을 엔코드하여 최하위비트 신호(B5,B6)를 출력한다. 즉, 도 6에 도시된 바와 같이 만약에 아날로그 신호(Vin)가 NF1 폴딩신호와 SF1 폴딩신호 사이인 A에 위치하면 제2하위레벨신호들(CS1∼CS3)은 2진수 논리값 0000을 출력하고, 최하위비트 신호(B5,B6)는 2진수 논리값 01을 출력하며, 아날로그 신호(Vin)가 SF1과 SF2의 폴딩신호들 사이인 B에 위치하면 제2하위레벨신호들(CS1∼CS3)은 2진수 논리값 0001을 가지며, 최하위비트 신호(B5,B6)는 2진수 논리값 01을 출력한다. 아날로그 신호(Vin)가 SF2 폴딩신호와 SF3 폴딩신호 사이인 C에 위치하면 제2하위레벨신호들(CS1∼CS3)은 2진수 논리값 0011을 출력하고, 최하위비트신호(B5,B6)는 2진수 논리값 10을 출력하며, 아날로그 신호(Vin)가 SF3 폴딩신호와 NF2 폴딩신호 사이인 D에 위치하면 제2하위레벨신호들(CS1∼CS3)은 2진수 논리값 0100을 출력하고, 최하위비트 신호(B5,B6)는 2진수 논리값 11을 출력한다.
상기의 예에서 현재 아날로그 신호(Vin)가 2.40Volt이므로 도 6에 도시된 바와 같이 아날로그 신호(Vin)는 SF1과 SF2의 폴딩신호들 사이인 B에 위치하므로 제2하위레벨신호들(CS1∼CS3)은 2진수 논리값 0001을 가지며, 최하위비트 신호(B5,B6)는 2진수 논리값 01을 출력한다.
따라서 본 발명의 폴딩 아날로그-디지털 변환기는 폴딩 팩터를 크게 하지 않더라도 폴딩신호 출력부(120)에 의하여 하위비트에 대해 해상도를 증가시킬 수 있고, 폴딩신호 출력부(120)의 다수의 저항들을 사용하여 용이하게 고해상도를 구현할 수 있다.
도 5의 제2실시예인 본 발명의 폴딩 아날로그-디지털 변환기의 동작은 도 4의 본 발명의 폴딩 아날로그-디지털 변환기의 동작과 동일하나, 다만 도 5의 본 발명의 폴딩 아날로그-디지털 변환기는 인접한 폴딩부(11∼14)로부터 출력되는 두개의 제1폴딩신호들을 수신하여 추가의 등간격의 교차점을 갖는 보간폴딩신호들(F12,F23,F34,F41)을 출력하는 보간부(50)에 의해 더 높은 해상도를 가질 수 있다. 즉, 도 4의 경우 6비트의 해상도를 가지나, 도 5의 폴딩 아날로그-디지털 변환기는 보간부(50)에 의해 7비트의 해상도를 가진다.
본 발명의 폴딩 아날로그-디지털 변환기는 폴딩 팩터를 크게 하지 않더라도 고해상도를 구현할 수 있고, 아날로그 신호에 대한 디지털로 변환되는 하위비트들에 대해서 정확도를 증가시킬 수 있다.

Claims (13)

  1. 아날로그 신호를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들을 출력하는 다수의 폴딩수단, 상기의 다수의 폴딩수단의 출력인 제1폴딩신호들과 기준전압을 비교하여 제1하위레벨신호들을 출력하는 제1비교수단, 상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 이들을 엔코드하여 하위비트 신호를 출력하는 제1엔코더 및 아날로그 신호 및 기준신호를 수신하여 이를 비교하여 상위비트 신호를 출력하는 상위비트 변환수단으로 구성된 폴딩 아날로그-디지털 변환기에 있어서,
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들을 수신하여 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들로부터 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩발생수단;
    상기의 제2폴딩신호들과 기준전압을 비교하여 제2하위레벨신호들을 출력하는 제2비교수단; 및
    제2비교수단의 출력인 제2하위레벨신호들을 수신하여 제2하위레벨신호들을 엔코드하여 최하위비트 신호를 출력하는 제2엔코더를 구비한 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  2. 제1항에 있어서, 상기의 폴딩발생수단은
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들을 수신하여 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들을 출력하는 인접폴딩 발생수단; 및
    상기의 인접폴딩 발생수단으로부터 출력되는 두개의 인접폴딩신호들을 수신하여 두개의 인접폴딩신호들 사이에 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩신호 출력수단을 구비한 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  3. 제2항에 있어서, 상기의 인접폴딩 발생수단은
    상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 제1하위레벨신호들을 디코드하여 스위치 제어신호를 출력하는 디코더; 및
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들을 수신하여 상기의 스위치 제어신호에 의해 상기의 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 있는 두개의 인접폴딩신호들을 선택하는 선택수단을 구비한 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  4. 제2항에 있어서, 상기의 폴딩신호 출력수단은 상기의 두개의 인접폴딩신호들 사이에 직렬로 연결된 다수의 저항들로 구성된 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  5. 제4항에 있어서, 상기의 저항들은 동일한 저항값을 갖는 것을 특징으로 하는폴딩 아날로그-디지털 변환기.
  6. 아날로그 신호를 수신하여 다중의 교차점을 갖는 정현파의 제1폴딩신호들을 출력하는 다수의 폴딩수단, 상기의 다수의 폴딩수단의 출력인 제1폴딩신호들과 기준전압을 비교하여 제1하위레벨신호들을 출력하는 제1비교수단, 상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 이들을 엔코드하여 하위비트 신호를 출력하는 제1엔코더 및 아날로그 신호 및 기준신호를 수신하여 이를 비교하여 상위비트 신호를 출력하는 상위비트 변환수단으로 구성된 폴딩 아날로그-디지털 변환기에 있어서,
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들을 수신하여 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들을 출력하는 인접폴딩 발생수단;
    상기의 인접폴딩 발생수단으로부터 출력되는 두개의 인접폴딩신호들을 각각 증폭하여 증폭된 두개의 인접폴딩신호를 출력하는 증폭수단;
    상기의 증폭수단의 출력인 증폭된 두개의 인접폴딩신호들 사이에 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩신호 출력수단;
    상기의 제2폴딩신호들과 기준전압을 비교하여 제2하위레벨신호들을 출력하는 제2비교수단; 및
    제2비교수단의 출력인 제2하위레벨신호들을 수신하여 제2하위레벨신호들을 엔코드하여 최하위비트 신호를 출력하는 제2엔코더를 구비한 것을 특징으로 하는폴딩 아날로그-디지털 변환기.
  7. 제6항에 있어서, 상기의 인접폴딩 발생수단은
    상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 제1하위레벨신호들을 디코드하여 스위치 제어신호를 출력하는 디코더; 및
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들을 수신하여 상기의 스위치 제어신호에 의해 상기의 제1폴딩신호들 중 아날로그 신호의 입력레벨 사이에 있는 두개의 인접폴딩신호를 선택하는 선택수단을 구비한 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  8. 제6항에 있어서, 상기의 폴딩신호 출력수단은 상기의 증폭된 두개의 인접폴딩신호들 사이에 직렬로 연결된 다수의 저항들로 구성된 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  9. 제8항에 있어서, 상기의 저항들은 동일한 저항값을 갖는 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  10. 아날로그 신호를 수신하여 이를 디지털 데이터로 변환시키는 아날로그-디지털 변환기에 있어서,
    다중의 교차점을 갖는 정현파의 제1폴딩신호들을 출력하는 다수의 폴딩수단;
    상기의 인접한 폴딩수단으로부터 출력되는 두개의 제1폴딩신호들을 수신하여 추가의 등간격의 교차점을 갖는 보간폴딩신호들을 출력하는 보간수단;
    상기의 다수의 폴딩수단의 출력인 제1폴딩신호들과 상기의 보간수단의 출력인 보간폴딩신호들을 수신하여 상기의 제1폴딩신호들과 보간폴딩신호들을 기준전압과 비교하여 제1하위레벨신호들을 출력하는 제1비교수단;
    상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 제1하위레벨신호들을 엔코드하여 하위비트 신호를 출력하는 제1엔코더;
    아날로그 신호 및 기준신호를 수신하여 이를 비교하여 상위비트 신호를 출력하는 상위비트 변환수단;
    상기의 다수의 폴딩수단으로부터 출력되는 제1폴딩신호들 및 보간폴딩신호들을 수신하여 제1폴딩신호들 및 보간폴딩신호들 중 아날로그 신호의 입력레벨 사이에 인접한 두개의 인접폴딩신호들을 출력하는 인접폴딩 발생수단;
    상기의 인접폴딩 발생수단으로부터 출력되는 두개의 인접폴딩신호를 각각 증폭하여 증폭된 두개의 인접폴딩신호를 출력하는 증폭수단;
    상기의 증폭수단의 출력인 증폭된 두개의 인접폴딩신호 사이에 등간격의 교차점을 갖는 제2폴딩신호들을 출력하는 폴딩신호 출력수단;
    상기의 제2폴딩신호들과 기준전압을 비교하여 제2하위레벨신호들을 출력하는 제2비교수단; 및
    제2비교수단의 출력인 제2하위레벨신호들을 수신하여 제2하위레벨신호들을 엔코드하여 최하위비트 신호를 출력하는 제2엔코더를 구비한 것을 특징으로 하는폴딩 아날로그-디지털 변환기.
  11. 제10항에 있어서, 상기의 인접폴딩 발생수단은
    상기의 제1비교수단의 출력인 제1하위레벨신호들을 수신하여 제1하위레벨신호들을 디코드하여 스위치 제어신호를 출력하는 디코더; 및
    상기의 제1폴딩신호들 및 보간폴딩신호들을 수신하여 스위치 제어신호에 의해 제1폴딩신호들 및 보간폴딩신호들 중 아날로그 신호의 입력레벨 사이에 있는 두개의 인접폴딩신호를 선택하는 선택수단을 구비한 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  12. 제10항에 있어서, 상기의 폴딩신호 출력수단은 상기의 증폭된 두개의 인접폴딩신호들 사이에 직렬로 연결된 다수의 저항들로 구성된 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
  13. 제12항에 있어서, 상기의 저항들은 동일한 저항값을 갖는 것을 특징으로 하는 폴딩 아날로그-디지털 변환기.
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