KR20020010629A - 반도체 물질의 격자 구조에 결함을 발생시키는 방법 - Google Patents

반도체 물질의 격자 구조에 결함을 발생시키는 방법 Download PDF

Info

Publication number
KR20020010629A
KR20020010629A KR1020017014005A KR20017014005A KR20020010629A KR 20020010629 A KR20020010629 A KR 20020010629A KR 1020017014005 A KR1020017014005 A KR 1020017014005A KR 20017014005 A KR20017014005 A KR 20017014005A KR 20020010629 A KR20020010629 A KR 20020010629A
Authority
KR
South Korea
Prior art keywords
semiconductor
process gas
concentration
controlled
defect
Prior art date
Application number
KR1020017014005A
Other languages
English (en)
Inventor
빌프리트 레르히
게오르크 로터스
스티븐 디. 마르쿠스
Original Assignee
헬무트 좀머, 베르너 바이안트
스티그 알티피 시스템즈 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 헬무트 좀머, 베르너 바이안트, 스티그 알티피 시스템즈 게엠베하 filed Critical 헬무트 좀머, 베르너 바이안트
Priority claimed from PCT/EP2000/003664 external-priority patent/WO2000067299A2/de
Publication of KR20020010629A publication Critical patent/KR20020010629A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

간단하고 효과적인 비용의 방식으로 반도체 물질에 있는 격자 결함을 정확하게 제어하기 위해, 본 발명은 상기 물질을 열처리하는 동안, 반도체 물질의 격자 지지체에 결함을 발생시키는 방법을 제공한다. 결함 또는 빈자리의 농도 및/또는 분포는 프로세스 가스 분위기와 관련하여 제어된다.

Description

반도체 물질의 격자 구조에 결함을 발생시키는 방법{METHOD FOR GENERATING DEFECTS IN A GRID SUPPORT OF A SEMICONDUCTOR MATERIAL}
반도체 물질을 처리하는 동안, 반도체 물질내에 있는 이종 원자(foreign atom)의 이온주입 또는 도핑 프로파일에 영향을 주기 위해 반도체 물질을 열적으로 처리하는 방법은 공지되어 있다.
이와 관련하여, 예를 들어, W. Lerch 등에 의한, Mat. Res. Soc. Symp. Proc.(1998), Volume 525, page 237-255, 및 D.F. Downey 등에 의한, Mat. Res. Soc. Symp. Proc.(1998), Volumne 525, page 263-271에, 반도체 물질 내의 붕소의 도핑 프로파일이 일정한 열 부하에서 산소를 함유한 처리 가스에 의해 영향을 받을 수 있다는 것이 공지되어 있다. 산소를 함유한 처리 가스는, 고유의 중간 격자 원자(중간 격자 위치상에 있는 Si 원자)를 최상의 포화상태로 유도하는, Si 반도체 물질의 산화에 영향을 주며, 농도는 붕소의 확산 특성 및 도핑 프로파일에 영향을 준다.
일반적으로, 상기 언급된 방법은 소위 킥-아웃이라 불리는 메카니즘을 통해격자 위치에 도달하는 이종 원자의 도핑 프로파일에만 영향을 미칠 수 있다. 이러한 메카니즘으로, 틈새형 결함(interstitial) 격자 위치에 앞서 위치되는 이종 원자가 격자 위치에 도달하게 되어, 실리콘(또는 일반적 격자) 원자가 그의 격자 위치로부터 틈새형 결함 격자 위치로 변위된다.
반도체 물질내에서 격자 결함을 형성하는 이종 원자의 도핑 프로파일은 온도 특성이 변화됨에 따라 열처리 동안 변화되어 원하는 프로파일을 달성하도록 반도체 물질내에서 높은 열응력을 발생시키는 것이 공지되어 있다. 그러나, 이는 기본적으로 열처리로 인해 반도체를 손상시킬 위험을 갖고 있다. 또한, 열 처리동안 에너지 소모가 크다.
본 발명은 물질을 열처리하는 동안 반도체 물질의 격자 구조에 결함을 발생시키는 방법에 관한 것이다.
도 1은 자연 산화로 코팅된 Si 웨이퍼에 대한 아르곤 분위기에서의 NH3농도의 함수에 따른 옥시-질화물층의 두께를 나타내는 도면;
도 2는 RTP 시스템에서 정해진 온도-시간 프로세스 제어를 위한 NH3농도의 함수에 따라 이온주입된 실리콘 반도체에서의 이종 원자의 보유된 도즈량 퍼센트, 및 NH3농도의 함수로서 반도체의 시트 저항의 관계를 나타내는 도면;
도 3은 열처리의 온도-시간 제어의 예정된 과정에 대한 웨이퍼 표면으로부터의 침투 깊이의 함수로서, 아르곤 분위기에 있는 다양한 NH3농도에 대해 비소가 이온주입된 실리콘 반도체 물질의 비소 분포를 나타내는 도면;
도 4는 아르곤 분위기에 있는 다양한 NH3농도의 함수로서, 예정된 온도-시간 제어로의 열처리후 반도체의 시트 저항을 나타내는 도면;
도 5는 동일한 온도-시간 제어로 다양한 프로세스 가스 조성에 대한 기판 표면으로부터의 침투 깊이의 함수로서 실리콘 반도체 웨이퍼에 있는 비소 원자의 농도를 나타내는 도면.
상기 언급된 상태의 기술로부터, 본 발명의 목적은 간단하고 경제적인 방식으로 반도체 물질의 격자 결함을 정확하게 제어할 수 있는 새로운 방법을 제공하는 것이다.
본 발명의 목적은 결함 농도 및/또는 분포가 프로세스 가스 분위기의 함수로서 제어됨에 따라, 물질을 열처리하는 동안에 반도체 물질의 격자 구조에 결함을 발생시키는 방법에 의해 독창적으로 실현된다. 상기 방법은 일정한 예산(온도-시간 곡선의 정수)으로 열처리 동안 반도체 물질의 격자 구조에서의 결함 농도 및/또는 분포의 제어를 가능케한다. 따라서, 최소의 열응력으로, 결함 농도 및/또는 분포가 프로세스 가스 분위기의 함수로서 제어될 수 있다. 결국 결함 농도 및/또는 분포는 반도체 물질내의 이종 원자의 농도 뿐만 아니라 확산 특성에 영향을 준다.
본 발명의 바람직한 실시예에 따라서, 발생되는 결함은 빈자리(vacancy)(빈 격자 위치)이다. 빈자리 발생으로 인해, 이종 원자는 상기 언급된 킥-아웃(kick-out) 메카니즘과 상관없이 격자 위치를 통과할 수 있다. 특히 이는 빈자리(격자 위치)를 단지 채움으로써 반도체의 격자 위치를 통과하는 비소 또는 안티몬과 같은 큰 이종 원자가 바람직하다.
본 발명의 또다른 실시예에 따라서, 결함은 격자 위치에 도달하는 이종 원자에 의해 또다른 메카니즘을 필요로하는 틈새형 결함 중간 격자 위치 상에 있는 반도체 원자이다.
결함은 0 내지 약 1000 옴스트롱의 깊이로 반도체 표면 영역에 발생되는 것이 바람직하다. 따라서 결함은 이온주입된 이종 원자 영역에 배치되며, 결과적으로 이종 원자의 분포 및 농도가 상당히 영향을 받게 된다.
본 발명의 바람직한 실시예에 따라, 프로세스 가스의 조성이 제어된다. 몇몇 가스의 혼합을 포함할 수 있는 프로세스 가스의 조성으로, 결함 농도 및/또는 분포는 간단히, 정확하게 그리고 효율적인 방식으로 제어될 수 있다. 프로세스 가스 또는 프로세스 가스 성분의 농도는 캐리어 가스로서의 기능을하는 불활성 가스 내에서 바람직하게 제어된다.
프로세스 가스의 분압이 바람직하게 제어된다.
본 발명의 바람직한 실시예에 따라, 프로세스 가스는 이종 원자의 도핑 프로파일에 상당한 영향을 미치는 빈자리(격자 위치)를 바람직하게 발생시키는 질소 함유 가스이다. 이와 관련하여, 프로세스 가스는 바람직하게 NH3또는 N2로 형성된다. 질소 함유 가스는 평형 농도에 의해 빈자리의 주입을 유도한다.
프로세스 가스는 산소를 포함하지 않는 것이 바람직하며, 특히 반도체 물질의 산화를 유도하며 빈자리(격자 위치)의 발생에 악영향을 줄 수 있는 유리 산소(free oxygen)를 포함하지 않는 것이 바람직하다. O2는 프로세스 온도에서의 평형 농도에 의해 자체 틈새형 결함 주입을 유도한다.
또다른 실시예에 따라, 대조적으로, 프로세스 가스는 결함 농도(자체 틈새형 결함)를 증가시킬 수 있는 산소 함유 성분을 포함한다. 이와 관련하여 산소 함유 성분은 바람직하게 N2O를 포함한다. 본 발명의 또다른 실시예에 따라, 열처리의 온도 특성은 시간에 따라 제어되며, 반도체 물질의 열 부하는 바람직하게 최소로 감소된다.
또한, 시간에 따른 열 처리의 온도 특성의 제어를 통해, 결함의 확산 특성 뿐만 아니라 이온주입된 이종 원자의 특성이 제어될 수 있다. 이와 관련하여, 격자 결함, 빈자리 및/또는 자체-틈새형 결함, 뿐만 아니라 이종 원자의 침투 깊이는 반도체 물질 내에서 공간 분포에 영향을 미칠 수 있다.
프로세스 가스는 바람직하게 불활성 캐리어 가스로서의 기능을 하는 아르곤을 포함한다.
본 발명의 바람직한 실시예에 따라, SixOyNz층이 반도체의 표면에 형성된다. 층 두께는 바람직하게 0 내지 20 옴스트롱 사이이다.
본 발명의 또다른 실시예에 따라, 자연 Si2O층은 산소-유리 표면층을 발생시킬 수 있도록 열 처리 이전에 반도체 표면으로부터 바람직하게 제거된다. 열처리 동안 0 내지 약 40 옴스트롱의 두께를 갖는 Si3N4층이 반도체 웨이퍼 상에 바람직하게 형성된다.
본 발명의 바람직한 실시예에 따라, NH3농도는 약 500 내지 10,000ppm 사이이다. NH3농도는 바람직하게 2500 내지 5,000ppm 사이이다.
웨이퍼 손상을 방지하기 위해, 열처리 동안 반도체 웨이퍼의 열응력은 바람직하게 최소로 감소된다. 이러한 낮은 열응력으로 결함은 프로세스 가스 분위기를 통해 바람직하게 제어될 수 있다.
본 발명의 바람직한 실시예에 따라, 반도체 물질 내에 있는 이종 원자의 농도 및/또는 분포는 결함의 농도 및/또는 분포를 통해 제어된다.
이종 원자는 바람직하게 이하의 그룹에서 선택된다; 붕소, 인, As, Sb 및 In, 또한 이들의 조합도 가능하다.
본 발명의 실시예에 따라, 상기 방법은 도핑된 반도체상에서 실시되는 것이 바람직하며, 결과적으로 동일한 시간에서 열처리 동안 이종 원자의 농도 및/또는 분포가 결함 농도 및/또는 분포, 즉 빈자리 및/또는 자체 틈새형 결함에 의해 제어된다.
본 발명의 또다른 실시예에 따라, 방법은 도핑되지 않은 반도체상에서 실시된다. 이런 방식으로 반도체 물질이 차후 목표된 반도체 물질의 도핑을 위해 마련되며, 이는 반도체의 이하 열 프로세스를 수행함에 따라 직접적인 영향을 받는다.
본 발명은 이하 도면을 참조로 상세히 설명된다.
도 1은 자연 산화로 코팅되고 예를 들어 10초 동안 1000℃로 열처리된 실리콘 반도체 웨이퍼에 대해 아르곤 분위기에서 NH3농도의 함수로서 옥시-질화물층의 두께를 나타낸다. 도 1에 기초한 열처리로, NH3성분에 대한 불활성 캐리어 가스로서 아르곤이 사용된다. 열처리는 예를 들어 약 10초 동안 1100℃에서의 반도체 웨이퍼 가열을 포함한다. 이렇게 하여, 옥시-질화물층이 열처리 동안 형성된다. 질화물층은 낮은 또는 높은 온도에서 형성되며, 공정 시간은 정해져 있지 않다.
도 1에서 알 수 있듯이, 열처리 후에 매우 낮은 NH3농도에서(0 내지 1ppm 범위) 또는 진공 상태하에서(예를 들어, 10-6torr), SixOyNz층은 도 1에서 알 수 있듯이 약 13 옴스트롱인 고유의 자연 산화층 두께보다 작다. 이는 이들 NH3농도에서, 그리고 온도 및 가능 가스 불순물(예를 들어, O2)의 함수로서, Si 웨이퍼가 "에칭"된다는 사실에 기여한다. 그러나, 반드시 이루어질 필요는 없다.
NH3농도가 증가함에 따라(열처리로, 그러나 나머지는 동일), SixOyNz층이 증가하며 순수 NH3는 최대 약 20 옴스트롱에 도달한다. 이와 관련하여, 주목할 것은 최대 층 두께는 프로세스 제어의 함수, 즉, 프로세스의 온도-시간 특성의 함수이다.
아르곤 대신에, 약 1000℃ 이하의 온도에서의 열 처리를 위해, N2는 불활성 가스로서 사용될 수 있고, 이는 1000℃ 이하에서 N2의 높은 결합 에너지로 인한 것이며, 약간의 질화도 발생하지 않기 때문이다. 1000℃ 이상의 온도에서, N2는 아르곤 또는 NH3와 함께 프로세스 가스에 있는 질화 성분을 사용할 수 있다.
도 1을 기초로 형성된 방법으로, 자연 실리콘 산화층을 갖는 반도체 웨이퍼가 처리된다. 그러나, 선택적으로, 처리 이전에, 자연 실리콘 산화물은 예를 들어, 습식 에칭, VPC(기상 세정), 또는 다른 공지된 방법에 의해, 차후 열처리 동안 Si3N4층이 형성되도록 웨이퍼로부터 제거될 수 있다. 달성될 수 있는 Si3N4층 두께는 약 0 내지 40 옴스트롱 범위에 있고, 층 두께는 질소 함유 프로세스 가스의 농도 및 조성 뿐만 아니라 열처리의 온도-시간 제어의 함수이다.
도 2는 정해진 온도 시간 프로세스 제어를 갖는 열처리 후에 NH3농도의 함수로서 시트 저항(Rs), 뿐만 아니라 도핑된 또는 이온주입된 실리콘 반도체에 있는 이종 원자의 보유 도즈량(RD)을 개략적으로 나타낸다.
도 2는 RTP 시스템에서 특정한 온도-시간 프로세스 제어를 위해, 질소 함유 프로세스 가스 성분의 일반적인 농도에 대한 NH3농도의 함수로서 반도체(실리콘)에서의 이종 원자의 보유 도즈량(RD; 존속 도즈량)을 나타낸다. 순수한 불활성 가스에서, 이종 원자의 상당부가 확산에 의해 반도체에 남아있게 되는 것을 알 수 있다. 이는 반도체에서 이종 원자를 감소시킨다. 이러한 감소의 단점은 시트 저항(Rs)이 증가하며 일정 조건하에서 전체 반도체(웨이퍼)의 이용이 불가능하다는 것이다. 1개 이상의 질소 함유 프로세스 가스 성분을 추가함으로써, 이종 원자에대한 확산 배리어로서 작용하는 반도체 표면 상에서 질화가 이루어진다. 질소 함유 프로세스 가스 성분(또는 성분들)이 증가함에 따라, 이종 원자의 "외방 확산(out diffusion)"이 억제된다.
높은 NH3의 농도에서, 이종 원자의 보유 도즈량은 반도체 웨이퍼내에서 증가하며 약 2500ppm의 농도에서 최대에 이른다. 이는 질소 함유 프로세스 가스 성분이 이종 원자에 대한 확산 배리어로서 작용하는 반도체 표면 상에서의 질화에 효과가 있다는 사실에 기인한 것이다.
아르곤과 같은 불활성 가스에서, 예를 들어, 약 2500 내지 10,000ppm의 NH3농도와, 예를 들어 10초 동안 900℃ 내지 1150℃의 온도-시간 프로세스로, 실리콘에 주입된 반도체 웨이퍼 이종 원자(비소 또는 안티몬)의 "외방 확산"은 거의 완전히 억제된다. 이는 10 내지 16 옴스트롱(도 1 참조)의 두께를 갖는 SixOyNz또는 Si3N4층에 의해 달성된다. 이는 특히 매우 얇은 pn 접합에 크게 장점이 되며, 이는 이종 원자의 "외방 확산"이 불확정의 높은 시트 저항을 갖는 불확정의 pn 접합을 유도하기 때문이다.
도 3은 웨이퍼 표면으로부터 침투 깊이의 함수로, 아르곤에서 상이한 NH3농도에 대한 일정한 열 예산으로 예정된 열처리 후에 비소가 주입된 실리콘 반도체의 비소 분포를 예로 도시한다. 이와 관련하여, 동일한 개시 조건이 존재한다.
순수 아르곤 또는 불활성 가스에서 프로세스를 실시하는 경우, 0ppm NH3에대한 분포는 다른 분포와 비교해 볼 때 이종 원자의 상당한 감소를 나타낸다. 이는 도 2와 관련하여 상기 설명된 비소(이종) 원자의 "외방 확산"으로 인한 것이다. 이종 원자의 이러한 감소는 10초의 프로세스 시간에서 다양한 온도에 대한 NH3의 함수로서 반도체의 시트 저항을 나타내는 도 4에 도시된 것처럼, 시트 저항의 상당한 증가를 야기시킨다. 본 도면에서 알 수 있듯이, 시트 저항은 약 10,000ppm NH3에서 작은 저항을 향하는 경향을 나타내며, 그의 절대값은 온도-시간 프로세스 제어로부터 동시에 정해진다. 선택된 온도가 클수록 시트 저항은 작다. 이와 관련하여 열예산은 바람직하게 최소가 된다, 즉 웨이퍼는 가능한 짧은 시간 동안 프로세스를 처리하기 위해 바람직하게 높은 온도에서 처리된다. 전형적인 프로세스 온도는 800℃ 내지 1200℃이며, 전형적인 시간은 약 0.5초 내지 360초이다.
도 3은 순수한 아르곤에 도핑된 실리콘 반도체의 처리과정 동안, 농도 뿐만 아니라 비소의 침투 깊이를 나타내며, 이들이 낮으면, Rs 값이 높다. NH3농도가 증가하에 따라, 비소 농도의 증가 뿐만 아니라 반도체 웨이퍼에서의 비소 원자의 침투 깊이 또한 증가한다.
도 3은 단지 예정된 온도-시간 프로세스에서 적어도 하나의 질소 함유 프로세스 가스 성분의 농도를 선택함으로써, 이종 원자의 분포 및 이종 원자의 침투 깊이를 설정할 수 있다는 것을 나타낸다. 이는 반도체의 최소의 스틸 톨러러블(still tolerable) 열응력에서 프로세스 가스 조성을 통해 광범위한 범위로 이종 원자의 확산의 설정 방법을 제공한다. 이런 방식으로, 시트 저항은 약 10의 팩터로 변형되며, 동일한 방식으로 이종 원자의 침투 깊이가 2 팩터로 대략 변형된다.
도 4는 10초의 처리 시간 각각에서 열처리의 다양한 온도에 대한 아르곤 캐리어 가스에서 NH3의 함수로서 비소가 주입된 실리콘 반도체 웨이퍼의 시트 저항을 나타낸다. NH3의 농도가 높을수록 시트 저항이 감소된다는 것을 알 수 있다. 이와 관련하여, 약 2500-5000ppm 이상의 NH3농도는 시트 저항의 포화 또는 최저 임계값이 NH3의 농도가 더 상승하더라도 추가로 감소될 수 없는 작은 시트 저항을 발생시킨다. 시트 저항 값은 온도-시간 프로세스 제어로부터 거의 유사하게 동시에 결정된다. 이와 관련하여, 온도가 높을수록 시트 저항은 감소됨을 알 수 있다. 전형적인 처리 온도는 800℃ 내지 1200℃ 이고, 전형적인 정상(steady state) 시간은 0.5초 내지 360초 사이이다. 그러나, 반도체 물질에서의 손상을 방지하기 위해, 열예산은 최소화되어야 하며, 이와 관련하여 처리 시간은 60초 이하인 것이 바람직하며 온도는 950℃ 내지 1150℃ 사이에 있어야 한다. 매우 얇은 pn 접합으로, 소위 플래쉬(flash) 공정이 초당 100℃ 및 초당 500℃ 사이의 매우 높은 온도 증가 속도, 뿐만 아니라 초당 약 25℃ 내지 초당 약 150℃ 사이의 급속한 냉각이 활용된다. 이러한 공정으로, 최대 온도는 주로 5초 이하로 유지된다. 가열 상으로부터 냉각 상으로의 직접적인 변화로, 결과적으로 매우 작은 열 예산이 달성될 수 있다. 그러나, 매우 높은 온도가 단기간내에 달성될 수 있다. 현재, 이는 RTP Systems GmbH로부터의 AST 3000과 같은 최신 현대 장치로만 달성될 수 있으며, 이는 이러한장치가 반도체 기판의 균일한 가열이 달성될 수 있도록, 제어된 방식으로 이용가능한 높은 램프 속도에 대한 전력이 요구되기 때문이다.
도 5는 온도-시간 프로세스 유지 상수로, 다양한 프로세스 가스 조성에 대한 기판 표면으로부터의 침투 깊이의 함수로서 도핑된 Si 반도체 웨이퍼의 비소 원자의 농도를 다시 나타낸 것이다. 도 5를 기초로 형성한 방법으로, 아르곤 분위기에서 NH3이외에 산소 함유 성분, 즉 N2O가 사용된다.
도 5는 N2O의 첨가로 비소 농도가 증가하는 것을 나타낸다. 이는 시트 저항이 보다 감소됨을 나타낸다. 또한, 도 5는 비소 원자의 침투 깊이가 적정양의 N2O의 첨가로 감소되는 것을 나타내며, 이는 얇은 pn 접합에서 특히 유용하다. 산소 함유 가스를 첨가함으로써, 비소 농도는 질소 함유 가스의 농도의 함수로서 약 20배 만큼 증가할 수 있어, 이종 원자의 침투 깊이가 단지 약간만 증가하고, 필요한 경우 감소될 수 있다. 이런 방식으로, 비소 분포는 가파르게 떨어지는 측면을 갖는 원하는 박스 프로파일에 근접할 수 있다. 표면 상에 자체 결함(빈자리, 자체 틈새형 결함)의 발생에 의해, 예정된 도펀트 프로파일(전기적으로 불활성)이 침투 깊이의 최소화 및 최대 농도(소위 박스 프로파일)에 의해 수반되는 전기적으로 활성인 도펀트 프로파일로 변환될 수 있다.
일반적으로 산소 및/또는 질소 함유 가스에 의해, 웨이퍼가 외부적으로 도핑되거나(이온주입, GPD, 반도체 속으로 반도체 상에 배치된 층의 외방 확산에 의한 확산) 또는 도핑되지 않는지 여부에 상관없이 결함 농도(자체 틈새형 결함/ 빈자리)가 특히 열처리에 영향을 미치는 상태더라도 원하는대로 설정된다고 할 수 있다.
본 발명은 특정 실시예에 제한되지 않고, 특정예의 도움으로 설명되었다. 특히, 상기 방법을 위해 프로세스 가스 분위기가 불활성 캐리어 가스를 포함하는 것이 요구되지 않는다. 상기 방법은 다소 저압 또는 부분 진공 조건하에서 실행될 수 있고, 프로세스 가스 농도는 압력을 통해 조절될 수 있다. 또한, 본 발명은 프로세스 가스 성분으로서 NH3또는 N2O의 사용으로 제한되지 않는다. 처리 가스 조합을 위한 또다른 예로는 NO, H2O(수증기)가 있다. H2O가 사용되는 경우도, 열예산은 감소되며, 낮은 OED(산소 강화 확산)이 이루어진다. 상기 방법은 또한 이온주입 및 도핑 단계와 같은 이후 처리를 위해 반도체를 준비하기 위해 도핑되지 않은 반도체에 대해 사용가능하다.
본 발명의 방법의 또다른 예시적 적용으로 산소 함유 및/또는 질소 함유 가스로 확산 특성에 영향을 주고, 예를 들어 박스 프로파일을 설정하기 위해, 붕소 및/또는 인 및/또는 안티몬 및/또는 인듐(또는 보편적인 억셉터/도너)를 사용할 수 있다.

Claims (27)

  1. 프로세스 가스 분위기의 함수로서 결함 또는 빈자리의 농도 및/또는 분포가 제어되는 것을 특징으로 하는, 물질을 열처리 하는 동안 반도체 물질의 격자 구조에 결함을 발생시키는 방법.
  2. 제 1 항에 있어서, 결함은 빈자리(빈 격자 위치)인 것을 특징으로 하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 결함은 틈새형 결함 격자 위치(자체 틈새형 결함) 상의 반도체-기판 원자인 것을 특징으로 하는 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 프로세스 가스의 조성은 제어되는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 프로세스 가스 또는 프로세스 가스 성분의 농도는 제어되는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 프로세스 가스의 분압이 제어되는 것을 특징으로 하는 방법.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서, 프로세스 가스는 질소 함유 가스인 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 프로세스 가스는 NH3를 포함하는 것을 특징으로 하는 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 프로세스 가스는 N2를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 프로세스 가스는 산소를 포함하지 않는 것을 특징으로 하는 방법.
  11. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 프로세스 가스는 산소 함유 성분을 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 산소 함유 성분은 N2O, No, 및/또는 H2O를 포함하는 것을 특징으로 하는 방법.
  13. 제 1 항 내지 제 12 항중 어느 한 항에 있어서, 열처리의 온도 특성은 시간에 따라 제어되는 것을 특징으로 하는 방법.
  14. 제 1 항 내지 제 13 항중 어느 한 항에 있어서, 프로세스 가스 분위기는 아르곤을 포함하는 것을 특징으로 하는 방법.
  15. 제 1 항 내지 제 14 항중 어느 한 항에 있어서, SixOyNz층은 반도체 표면상에 형성되는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 층두께는 0 내지 20 옴스트롱인 것을 특징으로 하는 방법.
  17. 제 1 항 내지 제 16 항중 어느 한 항에 있어서, 열처리 이전에 자연 SiO2층이 반도체 표면에서 제거되는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 0 내지 40 옴스트롱의 두께를 갖는 Si3N4층이 반도체상에 형성되는 것을 특징으로 하는 방법.
  19. 제 7 항에 있어서, NH3농도는 0 내지 10,000ppm인 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, NH3농도는 2500 내지 5,000ppm인 것을 특징으로 하는 방법.
  21. 제 1 항 내지 제 20 항중 어느 한 항에 있어서, 반도체 웨이퍼의 열응력이 최소로 감소되는 것을 특징으로 하는 방법.
  22. 제 1 항 내지 제 21 항중 어느 한 항에 있어서, 반도체 물질 내의 이종 원자의 분포는 결함의 분포를 통해 제어되는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 이종 원자는 붕소, 인, As, Sb 및 In의 그룹에서 적어도 하나의 원소를 갖는 것을 특징으로 하는 방법.
  24. 제 1 항 내지 제 23 항중 어느 한 항에 있어서, 상기 방법은 이종 원자로 도핑된 반도체 상에서 수행되는 것을 특징으로 하는 방법.
  25. 제 1 항 내지 제 23 항중 어느 한 항에 있어서, 상기 방법은 도핑된 반도체 상에서 수행되는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서, 반도체는 도핑되는 것을 특징으로 하는 방법.
  27. 제 1 항 내지 제 26 항중 어느 한 항에 있어서, 반도체는 가스 상 도핑, 이온주입, 및/또는 반도체와 접촉하는 층으로부터의 외방 확산에 의한 확산에 의해 반도체 속으로 도핑되는 것을 특징으로 하는 방법.
KR1020017014005A 1999-05-03 2000-04-22 반도체 물질의 격자 구조에 결함을 발생시키는 방법 KR20020010629A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE19920322 1999-05-03
DE19920322.9 1999-05-03
DE19927962A DE19927962A1 (de) 1999-05-03 1999-06-18 Verfahren zum Erzeugen von Defekten in einer Gitterstruktur eines Halbleitermaterials
DE19927962.4 1999-06-18
PCT/EP2000/003664 WO2000067299A2 (de) 1999-05-03 2000-04-22 Verfahren zum erzeugen von defekten in einer gitterstruktur eines halbleitermaterials

Publications (1)

Publication Number Publication Date
KR20020010629A true KR20020010629A (ko) 2002-02-04

Family

ID=7906828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017014005A KR20020010629A (ko) 1999-05-03 2000-04-22 반도체 물질의 격자 구조에 결함을 발생시키는 방법

Country Status (2)

Country Link
KR (1) KR20020010629A (ko)
DE (1) DE19927962A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102136948B1 (ko) 2019-02-21 2020-07-24 임정도 통합 포인트 기반의 전자상거래 시스템 및 이를 위한 상거래 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102136948B1 (ko) 2019-02-21 2020-07-24 임정도 통합 포인트 기반의 전자상거래 시스템 및 이를 위한 상거래 방법

Also Published As

Publication number Publication date
DE19927962A1 (de) 2000-11-30

Similar Documents

Publication Publication Date Title
US4784975A (en) Post-oxidation anneal of silicon dioxide
KR100642627B1 (ko) 다결정 실리콘 구조물의 제조 방법
US6897084B2 (en) Control of oxygen precipitate formation in high resistivity CZ silicon
EP0193021A1 (en) A method of forming an ion implanted gallium arsenide device
JP2008545605A (ja) 高抵抗率シリコン構造体およびその製造方法
KR100571069B1 (ko) 열처리 중에 제어된 저 레벨의 산소 분위기를 이용하여반도체 웨이퍼 내에 얕은 접합을 형성하는 방법
EP1456875A2 (en) Ideal oxygen precipitating silicon wafers with nitrogen/carbon stabilized oxygen precipitate nucleation centers and process for making the same
KR20010015773A (ko) 빠른 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를산화시키는 방법
US5683946A (en) Method for manufacturing fluorinated gate oxide layer
JP2002543608A (ja) 半導体材料の格子構造体中に欠陥を形成させる方法
US6737367B1 (en) UV-supported thermal treatment of compound semiconductors in RTP systems
US4584028A (en) Neutralization of acceptor levels in silicon by atomic hydrogen
Roush et al. Compensation of shallow silicon donors by deep copper acceptors in gallium arsenide
KR20020010629A (ko) 반도체 물질의 격자 구조에 결함을 발생시키는 방법
US6703283B1 (en) Discontinuous dielectric interface for bipolar transistors
US7439607B2 (en) Beta control using a rapid thermal oxidation
JPH039612B2 (ko)
US20120289036A1 (en) Surface dose retention of dopants by pre-amorphization and post implant passivation treatments
Armiento et al. Capless rapid thermal annealing of GaAs implanted with Si+ using an enhanced overpressure proximity method
Banholzer et al. Chlorine levels in SiO2 formed using TCA and LPCVD at low temperatures
Chan et al. Rapid Thermal annealing of si implanted GaAs
KR100745312B1 (ko) 고저항율의 초크랄스키 실리콘 내의 열적 도너 형성의 제어
Troxell et al. Device processing aspects of ion beam nitridation
EP0507400B1 (en) Method of producing epitaxial layers of II-VI semiconductors with high acceptor concentrations
Yoo et al. Redistribution of boron and fluorine atoms in BF2 implanted silicon wafers during rapid thermal annealing

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination