KR20020009823A - Bus system and bus arbitration method thereof - Google Patents
Bus system and bus arbitration method thereof Download PDFInfo
- Publication number
- KR20020009823A KR20020009823A KR1020000043334A KR20000043334A KR20020009823A KR 20020009823 A KR20020009823 A KR 20020009823A KR 1020000043334 A KR1020000043334 A KR 1020000043334A KR 20000043334 A KR20000043334 A KR 20000043334A KR 20020009823 A KR20020009823 A KR 20020009823A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- bus
- master device
- transmission
- identifier
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/912—Packet communications
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
Description
본 발명은, 버스 시스템 및 그 버스 중재방법에 관한 것으로, 보다 상세하게는, 복수의 마스터 디바이스, 복수의 슬래이브 디바이스, 및 상기 마스터 디바이스와 슬래이브 디바이스를 연결하는 어드레스/제어버스와 데이터버스를 포함하는 버스 시스템에 있어서 어드레스/제어버스만을 중재하고 상기 중재순서에 따라 데이터버스를 통해 데이터를 전송하는 버스 중재방법에 관한 것이다.The present invention relates to a bus system and a bus arbitration method thereof, and more particularly, to a plurality of master devices, a plurality of slave devices, and an address / control bus and a data bus connecting the master device and the slave device. A bus arbitration method for arbitrating only an address / control bus in a bus system and transmitting data over a data bus in accordance with the arbitration procedure.
중재기는 버스의 사용 권한을 중재하는 역할을 담당한다. 즉, 종래 버스 시스템에 있어서, 중재기는 복수의 마스터 디바이스로부터 버스사용요구를 수신하여 고유의 중재알고리즘에 따라 버스 중재를 수행하고, 중재결과에 따른 순서대로 마스터 디바이스에게 버스의 소유권을 허여한다. 이에 따라, 버스 소유권을 넘겨받은 마스터 디바이스는 데이터 전송이 완료될 때까지 버스의 사용권을 독점한다. 여기서, 버스는 어드레스 및 제어정보를 전송하기 위한 어드레스/제어버스와 데이터를 전송하기 위한 데이터버스를 의미한다. 따라서, 어드레스/제어버스 및 데이터버스의 사용시점이 일치되는 슬래이브 디바이스의 경우에는 종래 중재기에 의한 중재방식에 별다른 문제가 없었다.The arbitrator is responsible for mediating the usage rights of the bus. That is, in the conventional bus system, the arbiter receives bus use requests from a plurality of master devices, performs bus arbitration according to a unique arbitration algorithm, and grants ownership of the bus to the master device in the order according to the arbitration result. Accordingly, the master device taking over bus ownership monopolizes the use of the bus until the data transfer is completed. Here, the bus means an address / control bus for transmitting address and control information and a data bus for transmitting data. Therefore, in the case of a slave device in which the points of use of the address / control bus and the data bus coincide, there is no problem in the arbitration method by the conventional arbitrator.
그런데, 최근의 버스 시스템은 슬래이브 디바이스로서 SDRAM과 같은 고속 메모리를 채용하고 있다. SDRAM과 같은 고속 메모리는 어드레스/제어버스와 데이터버스의 사용시점이 불일치한다. 즉, SDRAM에 어드레스, 리드/라이트 플래그 등 어드레스/제어신호가 입력되면 소정 지연시간(latency time)이 경과된 후에 데이터가 출력되거나 데이터 입력받을 수 있게 된다. 이에 따라, 마스터 디바이스가 어드레스/제어버스 및 데이터버스의 사용권을 독점하는 기간 동안 실제로 어드레스/제어버스 또는 데이터버스의 점유기간은 길지 않다. 결국, 어드레스/제어버스와 데이터버스의 아이들클럭이 많아져서 버스 사용효율이 낮아지며, 이는 버스 시스템 전체의 성능을 저하시키는 한 요인이 되고 있다.By the way, a recent bus system employs a high speed memory such as SDRAM as a slave device. High-speed memories, such as SDRAM, have a mismatch in the use of the address / control bus and data bus. That is, when an address / control signal such as an address and a read / write flag are input to the SDRAM, data may be output or received after a predetermined delay time has elapsed. Accordingly, the period of occupancy of the address / control bus or data bus is not long while the master device monopolizes the use rights of the address / control bus and data bus. As a result, the number of idle clocks in the address / control bus and the data bus increases, which lowers the bus utilization efficiency, which is one factor that degrades the performance of the entire bus system.
따라서, 본 발명의 목적은, SDRAM과 같은 고속 슬래이브 디바이스를 채용한 버스 시스템에 있어서 버스 사용효율이 보다 높은 버스 시스템 및 그 버스 중재방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a bus system having a higher bus efficiency and a bus arbitration method thereof in a bus system employing a high speed slave device such as an SDRAM.
도 1은 본 발명의 바람직한 실시예에 따른 버스 시스템의 개략도,1 is a schematic diagram of a bus system according to a preferred embodiment of the present invention,
도 2는 도 1의 중재기(3)의 상세 블록도,2 is a detailed block diagram of the arbiter 3 of FIG.
도 3은 억세스 커맨드 패킷의 구성을 설명하기 위한 참고도,3 is a reference diagram for explaining a configuration of an access command packet;
도 4는 전송 제어 패킷의 구성을 설명하기 위한 참고도,4 is a reference diagram for explaining a configuration of a transmission control packet;
도 5는 데이터 전송 패킷의 구성을 설명하기 위한 참고도,5 is a reference diagram for explaining a configuration of a data transmission packet;
도 6은 본 발명에 따른 버스 제어방법을 개략적으로 설명하기 위한 플로우챠트,6 is a flowchart for schematically illustrating a bus control method according to the present invention;
도 7은 본 발명의 실시예에 따른 버스 제어방법을 설명하기 위한 플로우챠트이다.7 is a flowchart illustrating a bus control method according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100: 버스 시스템 3: 중재기100: bus system 3: arbiter
11,12,13,14: 마스터 디바이스 21,22,23,24,25: 슬래이브 디바이스11, 12, 13, 14: master device 21, 22, 23, 24, 25: slave device
31: 마스터 인터페이스 32: 슬래이브 인터페이스31: master interface 32: slave interface
상기 목적은, 본 발명에 따라, 어드레스/제어버스, 및 데이터버스를 구비한 버스 시스템에 있어서, (a) 적어도 하나의 마스터 디바이스로부터 버스요구를 수신하고, 소정 중재알고리즘에 따라 어드레스/제어버스의 사용을 중재하는 단계; (b) 상기 중재결과에 따른 순서대로 상기 어드레스/제어버스를 통해 상기 마스터 디바이스로부터 데이터 전송의 준비를 위한 정보를 포함하는 억세스 커맨드 패킷을 수신하여 대응 슬래이브 디바이스로 전송하는 단계; (c) 상기 슬래이브 디바이스로부터 대응 데이터의 전송준비 완료를 수신하는 단계; (d) 상기 마스터 디바이스로 데이터 전송을 통지하는 단계; 및 (e) 상기 데이터버스를 통해 데이터가 전송되는 단계를 포함하는 것을 특징으로 하는 버스 중재방법에 의해 달성된다.The above object is, according to the present invention, in a bus system having an address / control bus and a data bus, (a) receiving a bus request from at least one master device, and in accordance with a predetermined arbitration algorithm, Mediating use; (b) receiving an access command packet including information for preparation for data transmission from the master device through the address / control bus in an order according to the arbitration result and transmitting the received access command packet to a corresponding slave device; (c) receiving completion of transmission preparation of the corresponding data from the slave device; (d) notifying a data transmission to the master device; And (e) transmitting data over the data bus.
여기서, (f) 상기 슬래이브 디바이스로부터 데이터의 전송완료를 수신하는 단계; 및 (g) 상기 마스터 디바이스로 데이터의 전송완료를 통지하는 단계를 더 포함하는 것이 바람직하다.(F) receiving completion of data transmission from the slave device; And (g) notifying the master device of the completion of data transmission.
또한, 상기 (c)단계는, (c1) 상기 슬래이브 디바이스로부터 데이터 전송 시작, 및 대응 마스터 디바이스의 식별자가 포함된 전송 제어 패킷을 수신하며,In addition, the step (c), (c1) receives the transmission control packet including the data transmission start and the identifier of the corresponding master device from the slave device,
상기 (d)단계는, (d1) 상기 식별자를 갖는 마스터 디바이스로 상기 데이터 전송 시작을 통지하는 것이 바람직하다.In the step (d), (d1) it is preferable to notify the master device having the identifier to start the data transmission.
상기 (f)단계는, (f1) 상기 슬래이브 디바이스로부터 데이터 전송 완료, 및 대응 마스터 디바이스의 식별자가 포함된 전송 제어 패킷을 수신하며In step (f), (f1) a data transmission completion from the slave device and a transmission control packet including an identifier of a corresponding master device are received.
상기 (g)단계는, (g1) 상기 식별자를 갖는 마스터 디바이스로 상기 데이터 전송 완료를 통지하는 것이 또한 바람직하다.In the step (g), (g1) it is also preferable to notify the master device having the identifier that the data transfer is complete.
그리고, 상기 억세스 커맨드 패킷은, 데이터의 전송을 위한 어드레스, 리드/라이트 플래그, 비트폭, 및 상기 억세스 커맨드 패킷을 발송한 마스터 디바이스의 식별자를 포함하며, 버스트 전송을 위한 버스트 길이를 더 포함하는 것이 더욱 바람직하다.The access command packet may include an address for data transmission, a read / write flag, a bit width, and an identifier of the master device that sent the access command packet, and further include a burst length for burst transmission. More preferred.
또한, 상기 (e)단계의 데이터 전송이 실패되었을 경우, (h) 상기 슬래이브 디바이스로부터 데이터 전송 실패를 수신하는 단계; (i) 대응 마스터 디바이스로 데이터 전송 실패를 통지하는 단계; 및 (j) 데이터를 재전송하는 단계를 더 포함하는 것이 바람직하다.In addition, if the data transmission of step (e) has failed, (h) receiving a data transmission failure from the slave device; (i) notifying the corresponding master device of the data transfer failure; And (j) retransmitting the data.
상기 (h)단계는, (h') 상기 슬래이브 디바이스로부터 데이터 실패신호 및 상기 대응 마스터 디바이스의 식별자를 수신하며,Step (h), (h ') receives a data failure signal and the identifier of the corresponding master device from the slave device,
상기 (i)단계는, (i') 상기 식별자를 갖는 마스터 디바이스로 상기 데이터실패신호를 전송하는 것이 특히 바람직하다.In the step (i), it is particularly preferable that (i ') transmit the data failure signal to the master device having the identifier.
한편, 본 발명의 다른 분야에 따르면, 상기 목적은, 어드레스/제어버스 및 데이터버스를 구비한 버스 시스템에 있어서, 소정 중재알고리즘에 따라 상기 어드레스/제어버스의 사용을 중재하기 위한 중재기; 상기 중재기의 중재결과에 따른 순서대로 상기 어드레스/제어버스를 통해 데이터 전송의 준비를 위한 정보가 포함된 억세스 커맨드 패킷을 상기 중재기로 전송하고, 상기 중재기로부터의 데이터 전송을 통지받고 상기 데이터버스를 통해 데이터를 수신 또는 송신하기 위한 적어도 하나의 마스터 디바이스; 및 상기 중재기로부터 상기 억세스 커맨드를 수신하여 실행함으로써 데이터 전송준비 완료를 상기 중재기로 통지하고, 상기 중재기의 대응 마스터 디바이스로의 데이터 전송 통지에 따라 상기 데이터버스를 통해 데이터를 수신 또는 송신하기 위한 적어도 하나의 슬래이브 디바이스를 포함하는 것을 특징으로 하는 버스 시스템에 의해서도 달성된다.On the other hand, according to another aspect of the present invention, there is provided a bus system having an address / control bus and a data bus, comprising: an arbiter for arbitrating use of the address / control bus in accordance with a predetermined arbitration algorithm; Sending an access command packet including information for preparation for data transmission through the address / control bus to the arbiter in the order according to the arbitration result of the arbiter, being notified of the data transmission from the arbiter and receiving the data bus At least one master device for receiving or transmitting data via; And receiving and executing the access command from the arbiter to notify the arbiter of completion of data transfer preparation, and for receiving or transmitting data through the data bus in accordance with a data transfer notice to the corresponding master device of the arbiter. It is also achieved by a bus system which comprises at least one slave device.
여기서, 상기 중재기는, 상기 슬래이브 디바이스로부터 데이터의 전송완료를 수신하고 상기 마스터 디바이스로 데이터의 전송완료를 통지하는 것이 바람직하다.Here, the arbitrator preferably receives the completion of data transmission from the slave device and notifies the master device of completion of data transmission.
또한, 상기 슬래이브 디바이스는, 데이터 전송준비 완료의 통지를 위해, 데이터 전송 시작, 및 대응 마스터 디바이스의 식별자가 포함된 전송 제어 패킷을 상기 중재기로 전송하며,In addition, the slave device transmits a transmission control packet including a start of data transmission and an identifier of a corresponding master device to the arbiter for notification of completion of data transmission preparation,
상기 중재기는, 상기 전송 제어 패킷에 포함된 상기 식별자를 갖는 마스터 디바이스로 데이터 전송 시작을 통지하는 것이 더욱 바람직하다.More preferably, the arbiter notifies the master device having the identifier included in the transmission control packet to start data transmission.
또한, 상기 슬래이브는, 데이터의 전송이 완료되면, 데이터 전송 완료, 및대응 마스터 디바이스의 식별자가 포함된 전송 제어 패킷을 상기 중재기로 전송하며,In addition, when the transmission of data is completed, the slave transmits a transmission control packet including data transmission completion and an identifier of a corresponding master device to the arbiter,
상기 중재기는, 상기 식별자를 갖는 마스터 디바이스로 상기 데이터의 전송 완료를 통지하는 것이 효과적이다.It is effective that the arbiter notifies the master device having the identifier of the completion of the transmission of the data.
그리고, 상기 억세스 커맨드 패킷은, 데이터의 전송을 위한 어드레스, 리드/라이트 플래그, 비트폭, 및 상기 억세스 커맨드 패킷을 발송한 마스터 디바이스의 식별자를 포함하며, 버스트 전송을 위한 버스트 길이를 더 포함하는 것이 특히 효과적이다.The access command packet may include an address for data transmission, a read / write flag, a bit width, and an identifier of the master device that sent the access command packet, and further include a burst length for burst transmission. Particularly effective.
또한, 상기 슬래이브 디바이스는, 데이터 전송이 실패되었을 경우, 데이터 실패신호 및 상기 대응 마스터 디바이스의 식별자를 포함한 전송 제어 패킷을 상기 중재기로 전송하며,In addition, when the data transmission fails, the slave device transmits a transmission control packet including a data failure signal and an identifier of the corresponding master device to the arbiter,
상기 중재기는, 상기 데이터 실패신호가 포함된 전송 제어 패킷에 첨부된 식별자를 갖는 마스터 디바이스로 상기 데이터 실패신호를 전송하는 것이 더욱 효과적이다.It is more effective for the arbiter to transmit the data failure signal to a master device having an identifier appended to the transmission control packet including the data failure signal.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 버스 시스템의 개략도이다.1 is a schematic diagram of a bus system according to a preferred embodiment of the present invention.
도 1을 참조하면, 버스 시스템(100)은, 복수의 마스터 디바이스 (11,12,13,14), 복수의 슬래이브 디바이스(21,22,23,24,25), 및 중재기(3)를 포함한다. 한편, 복수의 마스터 디바이스(11,12,13,14), 및 복수의 슬래이브 디바이스 (21,22,23, 24,25)는, 단순화를 위해 도시않은 데이터버스에 의해 연결되어 있다.데이터버스는, 데이터 전송속도가 서로다른 메인 데이터버스와 로컬 데이터버스를 포함할 수 있다.Referring to FIG. 1, the bus system 100 includes a plurality of master devices 11, 12, 13, 14, a plurality of slave devices 21, 22, 23, 24, 25, and an arbiter 3. It includes. On the other hand, the plurality of master devices 11, 12, 13, 14 and the plurality of slave devices 21, 22, 23, 24, 25 are connected by a data bus (not shown) for simplicity. May include a main data bus and a local data bus having different data transfer rates.
마스터 디바이스(11,12,13,14)는, 일반적으로 프로세서이며, 슬래이브 디바이스(21,22,23,24,25)는 일반적으로 RAM, ROM 등의 메모리, 입출력 디바이스, 또는 기타 주변장치를 의미한다. 마스터 디바이스(11,12,13,14) 각각은 다른 마스터 디바이스(11,12,13,14)에 대한 슬래이브 디바이스가 될 수 있다. 또한, 마스터 디바이스 및 슬래이브 디바이스의 수는 시스템에 따라 다양하게 변경가능하다.The master devices 11, 12, 13, and 14 are generally processors, and the slave devices 21, 22, 23, 24, and 25 are generally memory, input / output devices, or other peripheral devices such as RAM or ROM. it means. Each of the master devices 11, 12, 13, 14 may be a slave device for the other master devices 11, 12, 13, 14. In addition, the number of the master device and the slave device can be changed in various ways depending on the system.
중재기(3)는, 종래 버스 시스템의 중재기가 어드레스/제어버스에 대한 소유권을 마스터 디바이스에게 허여함으로써 마스터 디바이스가 슬래이브 디바이스를 직접 제어하며 슬래이브 디바이스로부터의 응답을 처리하던 것과 달리, 어드레스/제어버스의 소유권을 마스터 디바이스(11,12,13,14)에게 허여하지 않는다. 즉, 중재기(3)는 마스터 디바이스(11,12,13,14)로부터 출력되는 어드레스, 리드/라이트 플래그, 버스트 전송되는 데이터의 크기, 비트폭 등 소정 데이터의 전송을 위해 필요한 정보(이하 "억세스 커맨드(Access Command)"라 함)를 수신하여 직접 슬래이브 디바이스(21,22,23,24,25)로 전달하며, 슬래이브 디바이스(21,22,23,24,25)로부터의 응답을 처리한다.The arbiter 3 is designed for address / control, unlike an arbiter in a conventional bus system granting ownership of an address / control bus to the master device, where the master device directly controls the slave device and processes a response from the slave device. Ownership of the control bus is not granted to the master devices 11, 12, 13, 14. That is, the arbiter 3 may provide information necessary for the transmission of predetermined data such as an address output from the master devices 11, 12, 13, 14, read / write flags, the size of the burst transmitted data, the bit width, and so on. Access command ("Access Command") and directly to the slave devices (21, 22, 23, 24, 25), the response from the slave devices (21, 22, 23, 24, 25) Process.
도 2는 도 1의 중재기(3)의 상세 블록도이다. 다만, 설명의 단순화를 위해 대응 슬래이브 디바이스는 참조번호 21의 슬래이브 디바이스로 전제한다.FIG. 2 is a detailed block diagram of the arbiter 3 of FIG. 1. However, for simplicity of explanation, the corresponding slave device is assumed to be a slave device of reference numeral 21.
도 2를 참조하면, 중재기(3)는, 적어도 하나의 마스터 디바이스(11,12,13, 또는 14)로부터 어드레스/제어버스의 요청을 받고 소정 중재알고리즘에 따라 어드레스/제어버스의 사용을 허락한다. 또한, 중재기(3)는 마스터 인터페이스(31)와 슬래이브 인터페이스(32)를 구비한다. 마스터 인터페이스(31)는 마스터 디바이스 (11,12,13, 또는 14)로부터 억세스 커맨드 패킷을 전달받아 대응 슬래이브 디바이스(21)로 전달한다. 슬래이브 인터페이스(32)는 억세스 커맨드 패킷을 실행한 슬래이브 디바이스(21)로부터 대응 데이터의 전송준비 완료를 수신하고, 대응 마스터 디바이스(11,12,13, 또는 14)로 데이터 전송을 통지하며, 이에 따라 버스 시스템(100)에 마련된 도시않은 데이터버스를 통해 데이터가 전송된다.2, the arbiter 3 receives a request of an address / control bus from at least one master device 11, 12, 13, or 14 and permits the use of the address / control bus according to a predetermined arbitration algorithm. do. The arbiter 3 also has a master interface 31 and a slave interface 32. The master interface 31 receives an access command packet from the master device 11, 12, 13, or 14 and delivers it to the corresponding slave device 21. The slave interface 32 receives the completion of transfer preparation of the corresponding data from the slave device 21 executing the access command packet, and notifies the corresponding master device 11, 12, 13, or 14 of data transfer, Accordingly, data is transmitted through a data bus (not shown) provided in the bus system 100.
다시 말해, 슬래이브 디바이스(21)는 억세스 커맨드 패킷을 실행하면, 데이터 전송을 제어하기 위한 전송 제어 패킷(Transfer Control Packet)을 슬래이브 인터페이스(32)로 송신하고, 슬래이브 인터페이스(32)는 데이터 전송을 위한 데이터 전송 패킷(Data Transfer Packet)을 대응 마스터 디바이스(11,12,13, 또는 14)로 송신한다.In other words, when the slave device 21 executes the access command packet, the slave device 21 transmits a transfer control packet to the slave interface 32 for controlling data transmission, and the slave interface 32 transmits the data. A data transfer packet for transmission is transmitted to the corresponding master device 11, 12, 13, or 14.
도 3은 억세스 커맨드 패킷의 구성을 설명하기 위한 참고도이다.3 is a reference diagram for explaining the configuration of an access command packet.
도 3을 참조하면, 억세스 커맨드 패킷은, 데이터를 읽거나 쓰기 위해 사전에 필요한 각종 제어정보를 망라한다. 보다 구체적으로, 주소(Address), 리드/라이트 플래그(Read Write Flag), 비트폭(Bit Width), 버스트 길이(Burst Length), 대응 마스터 디바이스(11,12,13, 또는 14)의 식별자(identifier)를 포함한다.Referring to FIG. 3, the access command packet includes various control information necessary in advance for reading or writing data. More specifically, an address, a read / write flag, a bit width, a burst length, and an identifier of the corresponding master device 11, 12, 13, or 14. ).
주소는, 대응 슬래이브 디바이스(21)로부터 필요한 데이터를 읽거나 슬래이브 디바이스(21)로 데이터를 쓰기 위해 억세스를 시작하는 지점의 주소를 말한다. 리드/라이트 플래그는, 데이터 전송의 방향을 알려주는 지시자의 역할을 하는 바,리드 플래그인 경우에는 데이터를 읽기 위한 경우로서 슬래이브 디바이스(21)로부터 대응 마스터 디바이스(11,12,13, 또는 14)로 데이터가 전송되며, 라이트 플래그인 경우에는 데이터를 쓰기 위한 경우로 대응 마스터 디바이스(11,12,13, 또는 14)로부터 슬래이브 디바이스(21)로 데이터가 전송되게 된다. 비트폭은 데이터 전송의 폭을 의미한다. 실제로, 32비트 메모리 버스 시스템에서도 항상 32비트의 데이터 전송이 이루어지는 것은 아니며, 필요에 따라 8비트, 또는 16비트 단위의 데이터 전송이 이루어지기 때문에, 데이터 전송 준비를 위해 전송되는 데이터의 비트폭을 알아야 한다. 버스트 길이는, 데이터의 버스트 전송이 이루어질 때의 버스트 전송의 길이를 의미한다. SDRAM과 같은 메모리의 경우 버스트 전송을 지원하며, 슬래이브 디바이스(21)는 버스트 길이를 미리 알아야 이에 기초하여 데이터 전송을 완료할 수 있게 된다. 대응 마스터 디바이스의 식별자는, 슬래이브 디바이스(21)로 하여금 데이터가 전송되어야 할 마스터 디바이스(11,12,13, 또는 14)를 알게 해준다. 종래 중재방법에 있어서는 마스터 디바이스가 직접 슬래이브 디바이스를 제어하기 때문에 데이터 전송 대상인 마스터 디바이스를 굳이 식별할 필요가 없으나, 본 발명에서는 중재기(3)가 억세스 커맨드를 슬래이브 디바이스(21)로 전달하는 중재방법(arbitration scheme)에 따르므로 슬래이브 디바이스(21)로 대응 마스터 디바이스(11,12,13, 또는 14)를 알려줄 필요가 있는 것이다.The address refers to the address of the point where the access is started to read the necessary data from the corresponding slave device 21 or write the data to the slave device 21. The read / write flag serves as an indicator for indicating the direction of data transmission. In the case of the lead flag, the read / write flag is used to read data from the slave device 21 and corresponding master devices 11, 12, 13, or 14. Is transmitted to the slave device 21 from the corresponding master device 11, 12, 13, or 14 for writing data. Bit width means the width of data transmission. In fact, even in a 32-bit memory bus system, 32-bit data transfer is not always performed, and data transfer in units of 8-bit or 16-bit units is performed according to necessity. Therefore, it is necessary to know the bit width of the transmitted data to prepare for data transfer. do. The burst length means the length of burst transmission when burst transmission of data is made. A memory such as SDRAM supports burst transfer, and the slave device 21 needs to know the burst length in advance to complete the data transfer based on the burst length. The identifier of the corresponding master device causes the slave device 21 to know the master device 11, 12, 13, or 14 to which data is to be transmitted. In the conventional arbitration method, since the master device directly controls the slave device, it is not necessary to identify the master device that is the data transmission target, but in the present invention, the arbiter 3 transmits an access command to the slave device 21. According to the arbitration scheme, it is necessary to inform the slave device 21 of the corresponding master device 11, 12, 13, or 14.
도 4는 전송 제어 패킷의 구성을 설명하기 위한 참고도이다.4 is a reference diagram for describing a configuration of a transmission control packet.
도 4를 참조하면, 전송 제어 패킷은, 전송 시작 지시자(Data Transfer Start Indicator), 전송 완료 지시자(Data Transfer Finish Indicator), 실패(Abort), 전송 지연 지시자(Data Stall Indicator), 전송 시작 지시자가 전달되어야 할 마스터 디바이스 식별자, 전송 완료 지시자가 전달되어야 할 마스터 디바이스 식별자, 실패가 전달되어야 할 마스터 디바이스 식별자를 포함한다.Referring to FIG. 4, the transmission control packet is transmitted by a data transfer start indicator, a data transfer finish indicator, a failure, a data delay indicator, and a transmission start indicator. It includes a master device identifier to be transmitted, a master device identifier to which a transfer completion indicator is to be delivered, and a master device identifier to which a failure is to be delivered.
전송 시작 지시자는 데이터버스를 통해 데이터의 전송이 시작되는 시점을 알려준다. 전송 완료 지시자는 데이터버스를 통해 데이터의 전송이 완료되는 시점을 알려준다. 실패는 여러 가지 이유로 데이터가 성공적으로 전송완료되지 못하였을 경우 전달되며, 이 때 실패가 전달되어야 할 마스터 디바이스의 식별자가 함께 전달된다. 전송 지연 지시자는 데이터버스를 통한 데이터 전송 중에 여러 가지 이유로 인하여 데이터 전송이 지연되어야 하거나 지연될 경우를 알려준다. 전송 시작 지시자가 전달되어야 할 마스터 디바이스 식별자, 전송 완료 지시자가 전달되어야 할 마스터 디바이스 식별자, 및 실패가 전달되어야 할 마스터 디바이스 식별자는 대응신호가 각각 전달되어야 할 마스터 디바이스를 알려준다.The transfer start indicator informs when the transfer of data through the data bus begins. The transfer completion indicator indicates when the data transfer is completed via the data bus. A failure is sent when data has not been successfully transmitted for a variety of reasons, with the identifier of the master device to which the failure should be delivered. The transmission delay indicator informs you when data transmission should be delayed or delayed for various reasons during data transmission over the data bus. The master device identifier to which the transmission start indicator is to be delivered, the master device identifier to which the transmission completion indicator is to be delivered, and the master device identifier to which a failure is to be delivered inform the master device to which the corresponding signal should be delivered, respectively.
도 5는 데이터 전송 패킷의 구성을 설명하기 위한 참고도이다.5 is a reference diagram for explaining the configuration of a data transmission packet.
도 5를 참조하면, 데이터 전송 패킷은, 데이터 전송 지시자(Data Transfer Indicator), 데이터 전송지연 지시자(Data Stall Indicator), 및 실패(Abort)를 포함한다.Referring to FIG. 5, the data transfer packet includes a data transfer indicator, a data transfer indicator, and abort.
데이터 전송 지시자는, 데이터버스를 통해 데이터가 전송되고 있음을 알려준다. 이 신호의 길이는, 전송지연(Stall)이 없었을 경우, 억세스 커맨드 패킷에 포함된 버스트 길이와 동일한 길이를 가진다. 예를 들어, 버스트 길이가 10이었다면 데이터 전송 지시자는 10클럭 동안 활성화된다. 데이터 전송지연 지시자는 여러가지 이유로 인한 데이터 전송지연을 알려준다. 실패는 여러 가지 이유로 데이터 전송이 성공적으로 완료되지 못하였을 경우 전송된다.The data transfer indicator indicates that data is being transferred over the data bus. The length of this signal has the same length as the burst length included in the access command packet when there is no transmission delay. For example, if the burst length was 10, the data transfer indicator is active for 10 clocks. The data transfer delay indicator indicates a data transfer delay for various reasons. A failure is sent when the data transfer did not complete successfully for various reasons.
상기와 같은 구성에 따라 본 발명의 바람직한 실시예에 따른 버스 제어방법을 설명하면 다음과 같다.Referring to the bus control method according to a preferred embodiment of the present invention according to the above configuration as follows.
도 6은 본 발명에 따른 버스 제어방법을 개략적으로 설명하기 위한 플로우챠트이다.6 is a flowchart for schematically illustrating a bus control method according to the present invention.
도 6을 참조하면, 중재기(3)는 적어도 하나의 마스터 디바이스(11,12,13, 또는 14)로부터 어드레스/제어버스의 요구를 수신하고, 소정 중재알고리즘에 따라 어드레스/제어버스의 사용을 중재한다(601단계). 여기서, 중재알고리즘은 종래 알려진 중재알고리즘은 물론 장래 알려질 중재알고리즘을 포함한다. 다만, 중재알고리즘 자체는 본 발명의 요지 밖에 있으므로 그에 대한 상세한 설명은 생략한다.6, the arbiter 3 receives a request of an address / control bus from at least one master device 11, 12, 13, or 14, and uses the address / control bus in accordance with a predetermined arbitration algorithm. Mediate (step 601). Here, the arbitration algorithm includes conventionally known arbitration algorithms as well as mediation algorithms to be known in the future. However, since the arbitration algorithm itself is outside the gist of the present invention, a detailed description thereof will be omitted.
중재기(3)는 중재결과에 따른 순서대로 마스터 디바이스(11,12,13, 또는 14)로부터 어드레스/제어버스를 통해 억세스 커맨드 패킷을 수신한다(602단계).The arbiter 3 receives an access command packet from the master devices 11, 12, 13, or 14 via the address / control bus in order according to the arbitration result (step 602).
수신된 억세스 커맨드 패킷을 대응 슬래이브 디바이스(21)로 송신한다(603단계).The received access command packet is transmitted to the corresponding slave device 21 (step 603).
슬래이브 디바이스(21)는 수신된 억세스 커맨드 패킷을 실행함으로써 대응 데이터의 전송준비를 완료한다(604단계).The slave device 21 completes the preparation for transmission of the corresponding data by executing the received access command packet (step 604).
데이터의 전송준비가 완료됨에 따라 마스터 디바이스(11,12,13, 또는 14)와 슬래이브 디바이스(21)를 연결하는 데이터버스를 통해 데이터가 전송되게 된다(605단계).As data transmission preparation is completed, data is transmitted through a data bus connecting the master device 11, 12, 13, or 14 and the slave device 21 (step 605).
도 7은 본 발명의 실시예에 따른 버스 제어방법을 설명하기 위한 플로우챠트이다.7 is a flowchart illustrating a bus control method according to an exemplary embodiment of the present invention.
도 7을 참조하면, 다음 절차는 마스터 인터페이스(31)에서 이루어진다.Referring to FIG. 7, the following procedure is performed at the master interface 31.
마스터 인터페이스(31)는 마스터 디바이스(11,12,13, 또는 14)로부터 어드레스/제어버스의 요구를 수신한다(701단계).The master interface 31 receives a request of an address / control bus from the master devices 11, 12, 13, or 14 (step 701).
어드레스/제어버스의 요구가 수신되면, 소정 중재알고리즘에 따라 어드레스/제어버스를 중재한다(702단계).When the request of the address / control bus is received, the address / control bus is arbitrated according to a predetermined arbitration algorithm (step 702).
이어, 상기 702단계의 중재결과에 따른 순서대로, 마스터 디바이스 (11,12,13, 또는 14)로부터 억세스 커맨드 패킷을 수신한다(703단계).Subsequently, the access command packet is received from the master device 11, 12, 13, or 14 in the order according to the arbitration result of step 702 (step 703).
수신된 억세스 커맨드 패킷을 대응 슬래이브 디바이스(21)로 송신한다(704단계).The received access command packet is transmitted to the corresponding slave device 21 (step 704).
다음 절차는 슬래이브 디바이스(21)에서 이루어진다.The following procedure takes place at the slave device 21.
슬래이브 디바이스(21)는 수신된 억세스 커맨드 패킷을 실행한다(705단계).The slave device 21 executes the received access command packet (step 705).
억세스 커맨드 패킷을 실행함으로써 데이터 전송준비가 완료된 슬래이브 디바이스(21)는 슬래이브 인터페이스(32)로 전송 제어 패킷을 송신한다(706단계).By executing the access command packet, the slave device 21 in which data transmission preparation is completed transmits a transmission control packet to the slave interface 32 (step 706).
이하 절차는 슬래이브 인터페이스(32)에서 수행된다.The following procedure is performed at the slave interface 32.
슬래이브 인터페이스(32)는 수신된 전송 제어 패킷에 포함된 마스터 디바이스 식별자에 따라 대응 마스터 디바이스(11,12,13, 또는 14)로 데이터 전송 패킷을 송신한다(707단계). 데이터 전송 패킷이 전송됨과 동시에 데이터버스를 통해 데이터가 전송되고, 마스터 디바이스(11,12,13, 또는 14)로부터의 커맨드가 실행완료되게 된다.The slave interface 32 transmits the data transmission packet to the corresponding master device 11, 12, 13, or 14 according to the master device identifier included in the received transmission control packet (step 707). As soon as the data transmission packet is transmitted, data is transmitted via the data bus, and commands from the master devices 11, 12, 13, or 14 are completed.
여기서, 버스 제어방법은 마스터 인터페이스(21) ⇒ 슬래이브 디바이스(21) ⇒ 슬래이브 인터페이스(32)의 순서대로 설명하였으나, 마스터 인터페이스(31)와 슬래이브 인터페이스(32)는 각각 별개 독립적으로 실행될 수 있고, 이에 따라 억세스 커맨드 패킷의 전송과, 전송 제어 패킷의 전송 및 데이터 전송 패킷의 전송이 별개 독립적으로 수행될 수 있다. 결국, 일 시점에서, 어드레스/제어버스를 점유하는 마스터 디바이스와 데이터버스를 점유하는 마스터 디바이스가 달라지게 되며, 버스사용의 효율을 높이게 된다.Here, the bus control method has been described in the order of the master interface 21 ⇒ slave device 21 ⇒ slave interface 32, the master interface 31 and the slave interface 32 may be executed independently of each other. Accordingly, the transmission of the access command packet, the transmission of the transmission control packet, and the transmission of the data transmission packet may be independently performed. As a result, at one point of time, the master device occupying the address / control bus and the master device occupying the data bus are different, thereby increasing the efficiency of using the bus.
한편, 본 발명에 따른 중재방법에 있어, 슬래이브 디바이스(21)와 중재기(3) 간의 전송 제어 패킷의 전송 중 에러발생을 대비하여 전송 제어 패킷에 전송 지연 지시자, 및 실패를 마련하였으며, 중재기(3)와 마스터 디바이스(11,12,13, 또는 14) 간의 데이터 전송 패킷의 전송 중 에러발생을 대비하여 데이터 전송 패킷에 데이터 전송 지연 지시자, 실패를 마련하였다. 이에 따라, 데이터 전송 중의 에러 대한 대처가 가능하게 되어 에러율이 낮아지고, 시스템의 성능이 높아지게 된다.Meanwhile, in the arbitration method according to the present invention, a transmission delay indicator and a failure are provided in the transmission control packet in preparation for an error occurring during transmission of the transmission control packet between the slave device 21 and the arbiter 3. A data transmission delay indicator and a failure are provided in the data transmission packet in preparation for an error occurring during transmission of the data transmission packet between the device 3 and the master device 11, 12, 13, or 14. This makes it possible to cope with errors during data transmission, resulting in lower error rates and higher system performance.
이상 설명한 바와 같이, 본 발명에 따르면, SDRAM과 같은 고속 슬래이브 디바이스를 채용한 버스 시스템에 있어서 버스 사용효율을 보다 높일 수 있는 버스 시스템 및 그 버스 중재방법이 제공된다. 즉, 일 시점에서 어드레스/제어버스와 데이터버스를 각각 별개의 마스터 디바이스가 점유가능하므로, 버스의 유휴시간이 감소된다.As described above, according to the present invention, there is provided a bus system and a bus arbitration method thereof that can further improve bus usage efficiency in a bus system employing a high speed slave device such as an SDRAM. That is, since a separate master device can occupy the address / control bus and the data bus at one point in time, the idle time of the bus is reduced.
더불어, 마스터 디바이스는 중재기로 억세스 커맨드 패킷을 전송하고 다시 자신의 주작업으로 신속하게 복귀할 수 있게 되므로 작업효율이 향상된다. 또한, 데이터 전송이 시작되기 전까지 다른 억세스 커맨드 패킷을 전송할 수 있으므로 연속적인 데이터전송이 가능하며, 이에 따라 데이터버스의 아이들클럭을 최소화시킬 수 있다.In addition, the master device can send an access command packet to the arbiter and quickly return to its main operation, thereby improving work efficiency. In addition, since another access command packet can be transmitted until data transmission starts, continuous data transmission is possible, thereby minimizing idle clock of the data bus.
한편, 마스터 디바이스는, 종래 직접 슬래이브 디바이스를 제어하던 것과 달리, 억세스 커맨드 패킷만을 전송하고 데이터 전송이 시작될 때까지 기다리면 족하므로, 종래에 비해 현저히 단순한 버스인터페이스 구조를 갖게 된다.On the other hand, unlike a conventional direct slave device, the master device only needs to transmit an access command packet and wait until the data transmission starts. Therefore, the master device has a significantly simpler bus interface structure.
Claims (15)
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043334A KR100644596B1 (en) | 2000-07-27 | 2000-07-27 | Bus system and bus arbitration method thereof |
| GB0104575A GB2365596B (en) | 2000-07-27 | 2001-02-23 | Data processing apparatus with a bus system |
| CNB011047968A CN1159657C (en) | 2000-07-27 | 2001-02-27 | Bus system and its data transmitting method |
| US09/794,160 US6721836B2 (en) | 2000-07-27 | 2001-02-28 | Bus system having an address/control bus and a data bus, and a data transfer method thereof |
| JP2001140648A JP3664664B2 (en) | 2000-07-27 | 2001-05-10 | Bus system and bus arbitration method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043334A KR100644596B1 (en) | 2000-07-27 | 2000-07-27 | Bus system and bus arbitration method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020009823A true KR20020009823A (en) | 2002-02-02 |
| KR100644596B1 KR100644596B1 (en) | 2006-11-10 |
Family
ID=19680270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000043334A KR100644596B1 (en) | 2000-07-27 | 2000-07-27 | Bus system and bus arbitration method thereof |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6721836B2 (en) |
| JP (1) | JP3664664B2 (en) |
| KR (1) | KR100644596B1 (en) |
| CN (1) | CN1159657C (en) |
| GB (1) | GB2365596B (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451789B1 (en) * | 2001-10-16 | 2004-10-08 | 엘지전자 주식회사 | Arbitration apparatus and method of processor for resources share |
| KR100726101B1 (en) * | 2005-04-29 | 2007-06-12 | (주)씨앤에스 테크놀로지 | System for Controlling Memory |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7107365B1 (en) * | 2002-06-25 | 2006-09-12 | Cypress Semiconductor Corp. | Early detection and grant, an arbitration scheme for single transfers on AMBA advanced high-performance bus |
| CN1296844C (en) * | 2003-06-20 | 2007-01-24 | 上海奇码数字信息有限公司 | Data transmission method and data transmission system |
| FR2857114B1 (en) * | 2003-07-04 | 2005-09-30 | Arteris | SYSTEM AND METHOD FOR COMMUNICATION BETWEEN MODULES |
| CN100356355C (en) * | 2003-08-01 | 2007-12-19 | 上海奇码数字信息有限公司 | Arbitration device and arbitration method thereof |
| CN1297921C (en) * | 2004-03-09 | 2007-01-31 | 北京中星微电子有限公司 | A second level bus device |
| CN1307571C (en) * | 2004-11-26 | 2007-03-28 | 上海广电（集团）有限公司中央研究院 | Low-speed bus structure and its data transmission |
| CN100365602C (en) * | 2004-12-31 | 2008-01-30 | 北京中星微电子有限公司 | Apparatus for realizing access of driven devices on a unified bus by a plurality of active devices |
| KR101663172B1 (en) * | 2009-08-24 | 2016-10-17 | 삼성전자주식회사 | Method for performing cooperative function automatically and device using the same |
| KR101733203B1 (en) * | 2010-10-13 | 2017-05-08 | 삼성전자주식회사 | Bus system having id converter and coverting method thereof |
| CN105302754B (en) * | 2014-06-16 | 2021-01-22 | 京微雅格（北京）科技有限公司 | FPGA chip configuration method and circuit based on bus |
| JP6497392B2 (en) * | 2014-09-10 | 2019-04-10 | ソニー株式会社 | Access control method, bus system, and semiconductor device |
| JP7003752B2 (en) * | 2018-03-13 | 2022-01-21 | 日本電気株式会社 | Data transfer device, data transfer method, program |
| CN108959153B (en) * | 2018-08-01 | 2021-04-06 | 广州视源电子科技股份有限公司 | All-in-one machine, data continuous transmission method, device, equipment and storage medium |
| DE102019128651A1 (en) * | 2019-10-23 | 2021-04-29 | Infineon Technologies Ag | Device for a single wire digital bus, master device, sensor and method for assigning addresses to multiple devices on a single wire digital bus |
| CN111813723B (en) * | 2020-09-02 | 2021-02-02 | 深圳市英美华科技有限公司 | Power bus data transmission method and device and computer readable storage medium |
| CN112235127B (en) * | 2020-09-22 | 2023-01-20 | 深圳优地科技有限公司 | Node fault reporting method and device, terminal equipment and storage medium |
| CN113434354B (en) | 2021-08-27 | 2021-12-03 | 苏州浪潮智能科技有限公司 | Bus exception handling method and device, electronic equipment and readable storage medium |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132365A (en) * | 1986-11-22 | 1988-06-04 | Nec Corp | Bus adjustment control system |
| US4817037A (en) * | 1987-02-13 | 1989-03-28 | International Business Machines Corporation | Data processing system with overlap bus cycle operations |
| US5546587A (en) * | 1991-05-30 | 1996-08-13 | Tandem Computers Incorporated | Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed |
| FR2724243B1 (en) * | 1994-09-06 | 1997-08-14 | Sgs Thomson Microelectronics | MULTI-TASK PROCESSING SYSTEM |
| US5621897A (en) * | 1995-04-13 | 1997-04-15 | International Business Machines Corporation | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols |
| JP3379377B2 (en) | 1997-03-19 | 2003-02-24 | 富士通株式会社 | Data processing system |
| US6081860A (en) * | 1997-11-20 | 2000-06-27 | International Business Machines Corporation | Address pipelining for data transfers |
| US6374323B1 (en) | 1998-11-16 | 2002-04-16 | Infineon Technologies Ag | Computer memory conflict avoidance using page registers |
| JP2000172553A (en) | 1998-12-11 | 2000-06-23 | Hitachi Ltd | Data processor |
-
2000
- 2000-07-27 KR KR1020000043334A patent/KR100644596B1/en not_active IP Right Cessation
-
2001
- 2001-02-23 GB GB0104575A patent/GB2365596B/en not_active Expired - Fee Related
- 2001-02-27 CN CNB011047968A patent/CN1159657C/en not_active Expired - Fee Related
- 2001-02-28 US US09/794,160 patent/US6721836B2/en not_active Expired - Lifetime
- 2001-05-10 JP JP2001140648A patent/JP3664664B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451789B1 (en) * | 2001-10-16 | 2004-10-08 | 엘지전자 주식회사 | Arbitration apparatus and method of processor for resources share |
| KR100726101B1 (en) * | 2005-04-29 | 2007-06-12 | (주)씨앤에스 테크놀로지 | System for Controlling Memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002055947A (en) | 2002-02-20 |
| CN1159657C (en) | 2004-07-28 |
| GB2365596B (en) | 2003-02-12 |
| CN1335563A (en) | 2002-02-13 |
| JP3664664B2 (en) | 2005-06-29 |
| US6721836B2 (en) | 2004-04-13 |
| US20020019900A1 (en) | 2002-02-14 |
| KR100644596B1 (en) | 2006-11-10 |
| GB2365596A (en) | 2002-02-20 |
| GB0104575D0 (en) | 2001-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100644596B1 (en) | Bus system and bus arbitration method thereof | |
| US7096292B2 (en) | On-chip inter-subsystem communication | |
| JP3832833B2 (en) | Information processing method and apparatus | |
| US7668997B2 (en) | High speed bus system that incorporates uni-directional point-to-point buses | |
| US5764929A (en) | Method and apparatus for improving bus bandwidth by reducing redundant access attempts | |
| JP3807250B2 (en) | Cluster system, computer and program | |
| US7689732B2 (en) | Method for improving flexibility of arbitration of direct memory access (DMA) engines requesting access to shared DMA channels | |
| US7225281B2 (en) | Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms | |
| US5202973A (en) | Method of controlling a shared memory bus in a multiprocessor system for preventing bus collisions and for ensuring a full bus | |
| KR100708096B1 (en) | Bus system and execution scheduling method for access commands thereof | |
| KR20050043303A (en) | High speed data transmission method using direct memory access method in multi-processors condition and apparatus therefor | |
| US7062588B2 (en) | Data processing device accessing a memory in response to a request made by an external bus master | |
| US6826644B1 (en) | Peripheral component interconnect arbiter implementation with dynamic priority scheme | |
| US7130946B2 (en) | Configuration and method having a first device and a second device connected to the first device through a cross bar | |
| JP2007172112A (en) | Memory controller | |
| JPS621057A (en) | Transfer controller | |
| JPH0719242B2 (en) | Device that interrupts | |
| JP2734246B2 (en) | Pipeline bus | |
| JP4928683B2 (en) | Data processing device | |
| JPH04134551A (en) | Method of informing second agent of necessity of service from first agent in bus for transferring data between a lurality of data processing agents | |
| US7107374B1 (en) | Method for bus mastering for devices resident in configurable system logic | |
| JP2008165463A (en) | Bus controller | |
| JPH0844661A (en) | Information processor | |
| US7117281B1 (en) | Circuit, system, and method for data transfer control for enhancing data bus utilization | |
| JP2005316546A (en) | Memory controller |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121030 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131030 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141030 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151029 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |