KR20020009228A - Dual-modulus programmable frequency counter - Google Patents
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Abstract
Description
본 발명은 듀얼-모듈러스 프로그램가능한 주파수 카운터에 관한 것으로, 하나의 카운터를 없애 전력을 감소시키고, 칩 면적을 감소시키도록 한 듀얼-모듈러스 프로그램가능한 주파수 카운터에 관한 것이다.The present invention relates to a dual-modulus programmable frequency counter, and to a dual-modulus programmable frequency counter that eliminates one counter to reduce power and reduce chip area.
도 1은 종래의 주파수 합성용 피엘엘(PLL)에 대한 구성도로서, 이에 도시된 바와 같이, 입력되는 기준주파수(fref)를 M분주하고, 그 분주된 값(fr)을 출력시키는 분주기(1)와, 상기 분주기(1)와 출력단에서 피드백되는 분주신호의 위상과 주파수를 비교하고 그에 따른 에러 신호를 출력하는 위상 주파수 검출기(2)와, 상기 위상 주파수 검출기(2)에서 출력되는 에러 신호에 따라 풀업(PULL-UP) 또는 풀다운(PULL-DOWN) 동작을 행하여 루프필터(4)의 캐패시터에 전류를 충방전시키는 차지펌프(3)와, 상기 루프 필터(4)의 캐패시터에 전류가 충방전할 때 생성되는 전압에 따라 발진되어 일정한 주파수를 갖는 신호를 출력하는 전압 제어 발진기(5)와, 상기에서 출력되는 신호를 받아 모드(mode)에 맞게 분주하여 상기 위상 주파수 검출기(2)로 출력하는 피드백 카운터(6)로 구성된다.FIG. 1 is a block diagram of a conventional PLL for frequency synthesis. As shown in FIG. 1, an M divided by an input reference frequency f ref and an output of the divided value f r are shown. A phase frequency detector 2 for comparing the period 1, the phase and the frequency of the divided signal fed back from the divider 1 and an output terminal, and outputting an error signal according to the phase frequency detector 2; A charge pump 3 which charges and discharges a current of a capacitor of the loop filter 4 by performing a pull-up or pull-down operation according to an error signal, and a capacitor of the loop filter 4. A voltage controlled oscillator 5 oscillating according to a voltage generated when a current is charged and discharged, and outputting a signal having a constant frequency; To the feedback counter (6) It is.
상기에서 피드백 카운터(6)는 입력되는 신호를 카운트하고, 그 카운트한 값을 출력하는 기준카운터(61)와, 입력되는 신호를 상기 기준카운터(61)의 카운트값 보다 큰 값을 갖고 카운트하고 그 카운트한 값을 출력하는 스왈로우 카운터(62)와, 상기 스왈로우 카운터(62)에서 카운트값에 따라 전압 제어 발진기(5)에서 출력되는신호를 받아 P 또는 P+1 분주비로 분주하여 상기 기준카운터(61)와 스왈로우 카운터(62)로 각각 출력하는 듀얼 모듈러스 스칼러(Dual modulus prescaler)(63)와, 상기 듀얼 모듈러스 스칼러(63)와 상기 스왈로우 카운터(62)에서 각각 출력되는 신호를 앤드링하여 상기 스왈로우 카운터(62)의 동작을 제어하는 앤드게이트(64)로 구성된다.In the above, the feedback counter 6 counts an input signal, outputs the counted value, and counts the input signal with a value greater than the count value of the reference counter 61. Swallow counter 62 for outputting the counted value, the signal output from the voltage controlled oscillator 5 according to the count value from the swallow counter 62 is divided by the P or P + 1 division ratio to divide the reference counter 61 ) And a dual modulus prescaler 63 output to the swallow counter 62 and a signal output from the dual modulus scalar 63 and the swallow counter 62, respectively. It consists of the end gate 64 which controls the operation of the swallow counter 62.
이와 같이 구성된 종래 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above is as follows.
분주기(1)는 입력되는 기준주파수(fref)를 받아 M 분주하고, 이 분주된 주파수(fr=fref/M)를 위상 주파수 검출기(2)로 출력한다. 이때 상기 위상 주파수 검출기(2)의 또 다른 입력단으로 피드백 카운터(6)로부터 분주된 주파수가 입력된다.The divider 1 receives the input reference frequency f ref and divides M, and outputs the divided frequency f r = f ref / M to the phase frequency detector 2. At this time, the frequency divided from the feedback counter 6 is input to another input terminal of the phase frequency detector 2.
이에 상기 위상 주파수 검출기(1)는 입력되는 두 신호의 위상과 주파수를 검출하고, 그 검출한 위상과 주파수에 차이에 따른 에러신호를 차지펌프(3)로 출력시키고, 상기 차지펌프(3)는 풀업(PULL-UP) 또는 풀다운(PULL-DOWN) 동작을 행하여 루프 필터(4)의 캐패시터에 전류를 충방전시키게 된다.Accordingly, the phase frequency detector 1 detects phase and frequency of two input signals, and outputs an error signal according to a difference between the detected phase and frequency to the charge pump 3, and the charge pump 3 A pull-up or pull-down operation is performed to charge and discharge a current in the capacitor of the loop filter 4.
이렇게 루프 필터(4)가 충,방전되면서 생성되는 전압이 전압 제어 발진기(5)로 전달되면, 상기 전압 제어 발진기(5)는 발진 동작을 행하여 일정한 주파수를 갖는 신호를 피드백 카운터(6)로 출력하게 된다.When the voltage generated while the loop filter 4 is charged and discharged is transferred to the voltage controlled oscillator 5, the voltage controlled oscillator 5 performs an oscillation operation to output a signal having a constant frequency to the feedback counter 6. Done.
상기 피드백 카운터(6)는 두 개의 프로그램 가능한 카운터(61)(62)와 듀얼 모듈스 스칼러(Dual-modulus prescaler)(63) 및 앤드게이트(64)로 이루어져 있다.The feedback counter 6 consists of two programmable counters 61, 62, a dual-modulus prescaler 63, and an end gate 64.
상기 기준카운터(61)는 도 2의 (a)에 도시한 바와 같이 클럭단자로 입력되는 신호를 받아 업(up) 카운트하여 N비트의 신호를 출력하는 메인 카운터(611)와, 상기에서 출력되는 N비트의 신호와 또 다른 N비트의 신호를 받아 두 신호가 일치할 때 논리 0을 출력하고, 다르면 논리 1을 출력하는 메인 카운트 검출기(612)로 이루어졌다.As shown in (a) of FIG. 2, the reference counter 61 receives a signal input to a clock terminal, and counts up to output a N-bit signal. The main count detector 612 is configured to receive an N-bit signal and another N-bit signal and output a logic 0 when the two signals coincide, and output a logic 1 when the signal is different.
따라서 상기 기준카운터(61)의 메인 카운터(611)와 메인 카운트 검출기(612)는 입력되는 신호를 업 카운트하다가 N비트가 카운트되면 논리0을 출력한다.Accordingly, the main counter 611 and the main count detector 612 of the reference counter 61 up-count the input signal and output logic 0 when N bits are counted.
마찬가지로 상기 스왈로우 카운터(62)는 도 2의 (b)에 도시한 바와 같이 클럭단자로 입력되는 신호를 받아 업(up) 카운트하여 S비트의 신호를 출력하는 상방향 스왈로우 카운터(621)와, 상기에서 출력되는 S비트의 신호와 또 다른 S비트의 신호를 받아 두 신호가 일치할 때 논리 0을 출력하고, 다르면 논리 1을 출력하는 상방향 메인 카운트 검출기(622)로 이루어졌다.Similarly, the swallow counter 62 receives a signal input to a clock terminal as shown in (b) of FIG. 2 and up counts and outputs an S bit signal. It is composed of an upstream main count detector 622 that receives a S-bit signal and another S-bit signal and outputs a logic 0 when the two signals match, and outputs a logic 1 when the signals are different from each other.
상기 스왈로우 카운터(62)의 상방향 스왈로우 카운터(621)와 상방향 메인 카운트 검출기(622)가 입력되는 신호를 카운트하다가 S비트가 되면 논리 0을 출력하고, S비트가 되지 않으면 논리 1을 출력한다. 여기서 N 비트는 S 비트 보다 큰 값을 갖게 된다.The upward swallow counter 621 and the uplink main count detector 622 of the swallow counter 62 count the input signals and output a logic 0 when the bit is S, and output a logic 1 when the bit is not S. . Here, N bits have a larger value than S bits.
이때 피드백 카운터(6)의 스왈로우 카운터(62)는 논리 1을 모드조정신호로 하여 듀얼 모듈러스 스칼러(63)로 출력하고, 상기 듀얼 모듈러스 스칼러(63)는 논리 1의 모드조정신호를 받음에 따라 P+1의 분주비를 가지고 전압 제어 발진기(5)의 출력 주파수(fvco)를 분주하고, 이 분주된 값을 기준카운터(61)와 스왈로우카운터(62)로 각각 출력한다.At this time, the swallow counter 62 of the feedback counter 6 outputs to the dual modulus scalar 63 using the logic 1 as the mode adjustment signal, and the dual modulus scalar 63 receives the mode adjustment signal of the logic 1. Accordingly, the output frequency f vco of the voltage controlled oscillator 5 is divided with the division ratio of P + 1, and the divided values are output to the reference counter 61 and the swallow counter 62, respectively.
상기 스왈로우 카운터(62)로부터 출력되는 논리 1을 앤드게이트(64)가 그의 일측입력단으로 받아들인다. 이에따라 상기 앤드게이트(64)는 타측입력단으로 입력되는 듀얼 모듈러스 스칼러(63)에서 분주된 값이 그대로 스왈로우 카운터(62)로 전달한다.The AND gate 64 receives the logic 1 output from the swallow counter 62 as its one input terminal. Accordingly, the AND gate 64 transfers the value divided by the dual modulus scalar 63 input to the other input terminal to the swallow counter 62 as it is.
그러면 상기 스왈로우 카운터(62)는 상기 듀얼 모듈러스 스칼러(63)로부터 전달되는 값을 카운트한다.The swallow counter 62 then counts the value delivered from the dual modulus scalar 63.
이와 동시에 기준카운터(61)도 상기 듀얼 모듈러스 스칼러(63)에서 제공하는 분주값을 카운트한다.At the same time, the reference counter 61 also counts the divided value provided by the dual modulus scalar 63.
그런데 상기 스왈로우 카운터(62)의 카운트값(S)이 기준카운터(61)의 카운트값(N) 보다 작으므로, 상기 스왈로우 카운터(62)는 먼저 S값만큼 카운트되면 논리 0로 전환시켜 출력한다.However, since the count value S of the swallow counter 62 is smaller than the count value N of the reference counter 61, the swallow counter 62 first outputs a logic 0 when it is counted by the S value.
이에따라 듀얼 모듈러스 스칼러(63)는 논리 0으로 전환된 모드조정신호를 받아 P+1분주 모드로 동작하던 것을 P분주 모드로 전환하여 얻어지는 분주값을 출력한다.Accordingly, the dual modulus scalar 63 receives the mode adjustment signal switched to logic 0 and outputs the division value obtained by switching from the P + 1 division mode to the P division mode.
이때 상기 스왈로우 카운터(62)에서 출력되는 논리 0를 앤드게이트(64)가 받으면 타측입력과 관계없이 상기 앤드게이트(64)는 스왈로우 카운터(62)의 입력을 차단시킨다.At this time, when the AND gate 64 receives the logic 0 output from the swallow counter 62, the AND gate 64 blocks the input of the swallow counter 62 regardless of the other input.
상기 스왈로우 카운터(62)로의 입력이 차단될 때 기준카운터(61)는 듀얼 모듈러스 스칼러(63)를 통해 P분주비로 분주된 주파수를 받아 계속해서 카운트한다.상기 기준카운터(61)는 계속해서 카운트를 하다가 N값만큼 카운트되면 논리 0로 전환한다.When the input to the swallow counter 62 is cut off, the reference counter 61 continuously receives the frequency divided by the P division ratio through the dual modulus scalar 63 and continues to count. The reference counter 61 continues to count. When it is counted by N value, it switches to logic 0.
그러면 상기 논리 0에 의해 기준카운터(61)와 스왈로우 카운터(62)는 리셋된다.The reference counter 61 and the swallow counter 62 are then reset by the logic zero.
이에 상기 스왈로우 카운터(62)는 다시 논리 1의 모드조정신호를 듀얼 모듈러스 스칼러(63)로 출력하고, 상기 듀얼 모듈러스 스칼러(63)는 P+1 분주비로 전환하여 분주한다. 이와 같은 과정을 반복한다.The swallow counter 62 again outputs a mode adjustment signal of logic 1 to the dual modulus scalar 63, and the dual modulus scalar 63 switches to P + 1 division ratio and divides it. Repeat this process.
따라서 피드백 카운터(6)에서 출력되는 최종 출력은 전압 제어 발진기(5)의 출력(fvco)을 상기 피드백 카운터(6)에서 얻어지는 총 분주비 M으로 나누어진 값(fvco/M)이 된다. 결과적으로 상기 피드백 카운터(6)는 듀얼 모듈러스 스칼러(63)의 S주기 동안은 P+1의 분주비를 갖고, N-S 주기 동안은 P의 분주비를 가지게 되어 총 분주비(M)는 아래의 수학식 1과 같다.Accordingly, the final output output from the feedback counter 6 is a value f vco / M divided by the output f vco of the voltage controlled oscillator 5 by the total division ratio M obtained by the feedback counter 6. As a result, the feedback counter 6 has a division ratio of P + 1 during the S period of the dual modulus scalar 63 and a division ratio of P during the NS period, so that the total division ratio M is Equation 1
상기에서와 같이 총 분주비를 얻게 되는 과정에서 듀얼 모듈러스 스칼러(63)의 N주기 동안 분주비가 바뀌게 되는 경계점이 S주기 인데, 이 S를 세기 위해 스왈로우 카운터(62)를 사용하게 되어 결국 동일한 신호를 두 개의 카운터(기준카운터와 스왈로우 카운터)가 동시에 카운트하게 되는 것이다.As described above, the boundary point at which the division ratio is changed during the N periods of the dual modulus scalar 63 in the process of obtaining the total division ratio is the S period. The two counters (the reference counter and the swallow counter) will count at the same time.
상기 듀얼 모듈러스 스칼러(6)에서 분주된 값을 위상 주파수 검출기(2)로 제공하면, 상기 위상 주파수 검출기(2)는 상기 듀얼 모듈러스 스칼러(6)에서 출력되는 분주값과 분주기(1)에서 출력되는 분주값의 위상과 주파수를 비교하고, 그 위상과 주파수에 차이에 따른 에러신호를 차지펌프(3)로 제공한다.When the value divided by the dual modulus scalar 6 is provided to the phase frequency detector 2, the phase frequency detector 2 outputs the divided value and the divider 1 output from the dual modulus scalar 6. Comparing the phase and frequency of the frequency division value output from the and provides an error signal according to the difference in the phase and frequency to the charge pump (3).
이후의 동작은 앞에서 설명한 것과 동일하다.The subsequent operation is the same as described above.
그러나, 상기에서와 같은 종래기술에서 원하는 분주값을 얻기 위하여 두 개의 카운터(기준 카운터와 스왈로우 카운터)를 사용하게 되는데, 그 중 스왈로우 카운터는 분주비가 높은 응용제품에서는 상기 스왈로우 카운터로 입력되는 주파수가 낮아 이에서 소모되는 전력이 미미하나, 분주비가 낮은 응용 제품에서는 상기 스왈로우 카운터로 입력되는 주파수가 높아 소모되는 전력은 상당한 크기를 갖게 되는 문제점이 있다.However, in the prior art as described above, two counters (a reference counter and a swallow counter) are used to obtain a desired dispensing value. Among them, a swallow counter has a low frequency input to the swallow counter in an application having a high dividing ratio. In this case, the power consumed is insignificant, but in applications with low division ratios, the frequency input to the swallow counter has a high power consumption.
따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 스왈로우 카운터를 사용하지 않도록 하여 소모되는 전력을 감소시키토록 한 듀얼-모듈러스 프로그램가능한 주파수 카운터를 제공함에 있다.It is therefore an object of the present invention to solve the conventional problems as described above to provide a dual-modulus programmable frequency counter to reduce power consumption by not using a swallow counter.
본 발명의 다른 목적은 하나의 카운터를 이용하여 두 개의 카운터를 사용하는 것과 동일한 동작을 수행하도록 하여 칩의 면적을 감소토록 한 듀얼-모듈러스 프로그램가능한 주파수 카운터를 제공함에 있다.Another object of the present invention is to provide a dual-modulus programmable frequency counter which reduces the area of the chip by performing the same operation as using two counters using one counter.
도 1은 종래의 주파수 합성용 피엘엘(PLL)에 대한 블록 구성도.1 is a block diagram of a conventional frequency synthesis PLL (PLL).
도 2는 도 1에서, 메인 카운터(main counter)와 스왈로우 카운터(swallow counter)의 구성도.FIG. 2 is a configuration diagram of a main counter and a swallow counter in FIG. 1.
도 3은 본 발명의 듀얼-모듈러스 프로그램가능한 주파수 카운터에 대한 구성도.3 is a schematic diagram of a dual-modulus programmable frequency counter of the present invention;
도 4는 도 3에서, 카운트 검출기의 상세도.4 is a detail view of a count detector in FIG. 3;
도 5는 도 3에서, 각 부의 입출력 신호 파형도.5 is an input / output signal waveform diagram of each part in FIG. 3;
도 6은 본 발명과 종래기술의 전력 소모량을 보여주는 파형도.Figure 6 is a waveform diagram showing the power consumption of the present invention and the prior art.
***** 도면의 주요 부분에 대한 부호의 설명 ********** Explanation of symbols for the main parts of the drawing *****
21 : 듀얼 모듈러스 스칼러 22 : 메인 카운터21: Dual Modulus Scalar 22: Main Counter
23 : 메인 카운트 검출기 24 : 스왈로우 카운트 검출기23: main count detector 24: swallow count detector
25 : JK플립플롭25: JK flip flop
상기에서와 같은 목적을 달성하기 위한 본 발명은 입력되는 모드조정신호(cnt)에 따라 P 또는 P+1의 분주비로 분주하여 출력하는 듀얼 모듈러스 스칼러와, 상기에서 출력되는 분주값을 클럭단자로 입력받아 일정값만큼 카운트하는 메인 카운터와, 상기에서 출력되는 값과 미리 주어진 기준값을 비교하고 그에따른 값을 출력하는 메인 카운트 검출기및 스왈로우 카운터와, 상기 메인 카운트 검출기 및 스왈로우 카운트 검출기에서 출력되는 값을 J,K 입력단자로 입력받아 처리 후 출력하는 JK플립플롭로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a dual modulus scalar to divide and output at a division ratio of P or P + 1 according to the input mode adjustment signal (cnt), and the division value output from the clock terminal as a clock terminal. A main counter for receiving a predetermined value and counting a predetermined value, a main count detector and a swallow counter for comparing the output value with a predetermined reference value and outputting a corresponding value, and a value output from the main count detector and a swallow count detector It is characterized by consisting of JK flip-flop that is input to the J, K input terminal and output after processing.
이하, 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings in detail as follows.
도 3은 본 발명의 듀얼-모듈러스 프로그램가능한 주파수 카운터에 대한 블록 구성도로서, 이에 도시한 바와 같이, 입력되는 모드조정신호(cnt)에 따라 P 또는 P+1의 분주비를 가지고 동작하는 듀얼 모듈러스 스칼러(21)와, 상기 듀얼 모듈러스 스칼러(21)에서 출력되는 분주값을 클럭단자로 입력받고, 그 클럭단자로 입력되는 값을 일정값만큼 카운트하는 메인 카운터(22)와, 상기 메인 카운터(22)에서 출력되는 값과 미리 주어진 기준값(N)을 비교하고 그에따른 값을 출력하는 메인 카운트 검출기(23)와, 상기 메인 카운터(22)에서 출력되는 값과 미리 주어진 값(S)을 비교하고 그에따른 값을 출력하는 스왈로우 카운트 검출기(24)와, 상기 메인 카운트 검출기(23)와 스왈로우 카운트 검출기(24)에서 출력되는 값을 J,K 입력단자로 입력받아 처리 후 출력하는 JK플립플롭(25)으로 구성한다.FIG. 3 is a block diagram of a dual-modulus programmable frequency counter of the present invention, and as shown therein, a dual modulus operating with a division ratio of P or P + 1 according to an input mode adjustment signal cnt. A main counter 22 that receives a scalar 21 and a divided value output from the dual modulus scalar 21 as a clock terminal, and counts a value inputted to the clock terminal by a predetermined value; and the main counter A main count detector 23 which compares the value output at (22) with a predetermined reference value (N) and outputs a corresponding value, and compares the value output at the main counter 22 with a predetermined value (S). And a JK flip-flop that receives a value output from the swallow count detector 24 and the main count detector 23 and the swallow count detector 24 through the J and K input terminals, and processes the same. 25).
상기에서 메인 카운트 검출기(23), 도 4에 도시한 바와 같이, 메인 카운터(22)에서 출력되는 출력(Q)과 미리 설정되는 N 또는 S값에 해당하는 데이터(data)를 받아 익스클루시브 노아링하는 익스클루시브 노아게이트와, 상기 익스클루시브 노아게이트의 출력을 논리곱하는 앤드게이트들로 구성한다.As shown in FIG. 4, the main count detector 23 and the exclusive Noa receive the output Q output from the main counter 22 and data corresponding to a preset N or S value. The ring comprises an exclusive nogate and an AND gate that ANDs the output of the exclusive nogate.
상기 스왈로우 카운트 검출기(24)는 상기 메인 카운트 검출기(23)와 동일한 구성으로 이루어진다.The swallow count detector 24 has the same configuration as the main count detector 23.
이와 같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured as described in detail as follows.
듀얼 모듈러스 스칼러(21)로 논리 1의 모드조정신호(cnt)가 입력되면, 상기 듀얼 모듈러스 스칼러(21)는 미도시된 전압 제어 발진기의 출력 주파수를 받아 P+1의 분주비로 분주하고, 논리 0의 모드조정신호(cnt)가 입력되면 P의 분주비로 분주한다.When the mode adjustment signal cnt of logic 1 is input to the dual modulus scalar 21, the dual modulus scalar 21 receives an output frequency of a voltage controlled oscillator (not shown) and divides the signal at a division ratio of P + 1. When the mode adjustment signal cnt of logic 0 is inputted, it divides at the division ratio of P.
따라서 초기에 논리 1의 모드조정신호(cnt)가 입력되면 상기 듀얼 모듈러스 스칼러(21)는 P+1의 분주비로 분주하여 메인 카운터(22)의 클럭단자로 제공한다.Therefore, when a mode adjustment signal cnt of logic 1 is initially input, the dual modulus scalar 21 divides at a division ratio of P + 1 and provides it to the clock terminal of the main counter 22.
그러면 상기 메인 카운터(22)는 클럭단자로 입력되는 펄스를 카운트하여 출력한다.Then, the main counter 22 counts and outputs pulses input to the clock terminal.
이에 따라 메인 카운터 검출기(23)는 상기 메인 카운터(22)에서 출력되는 펄스를 카운트하면서 미리 설정되어 있는 값 N과 비교하고, 스왈로우 카운터 검출기(24)도 마찬가지로 상기 메인 카운터(22)에서 출력되는 펄스를 카운트하면서 미리 설정되어 있는 값 S와 비교한다. 여기서 메인 카운트 검출기(23)와 스왈로우 카운트 검출기(24)는 각각 비교기로 구현되며, 상기 메인 카운트 검출기(23)와 스왈로우 카운트 검출기(24)는 각각 N과 S의 기준값으로 주어진다. 그리고 N는 언제나 S보다 큰 값을 갖게 된다.Accordingly, the main counter detector 23 compares the pulse output from the main counter 22 with a preset value N, and the swallow counter detector 24 similarly outputs the pulse output from the main counter 22. Count and compare with the preset value S. The main count detector 23 and the swallow count detector 24 are each implemented as comparators, and the main count detector 23 and the swallow count detector 24 are given as reference values of N and S, respectively. N always has a value greater than S.
상기 메인 카운트 검출기(23)의 출력은 JK플립플롭(25)의 J입력단자로 전달되고, 상기 스왈로우 카운트 검출기(24)의 출력은 상기 JK플립플롭(25)의 K입력단자로 전달된다.The output of the main count detector 23 is delivered to the J input terminal of the JK flip flop 25, and the output of the swallow count detector 24 is delivered to the K input terminal of the JK flip flop 25.
따라서 초기에는 JK플립플롭(25)은 논리 1로 세트(SET)되어 있다가 메인 카운터(22)에서 S값 만큼 카운트하면 스왈로우 카운트 검출기(24)가 논리 1을 출력하여 JK플립플롭(25)의 K입력단자로 제공한다.Therefore, initially, the JK flip-flop 25 is set to logic 1, and when the main counter 22 counts by S value, the swallow count detector 24 outputs logic 1 to generate the JK flip-flop 25. Provided by K input terminal.
그러면 상기 JK플립플롭(25)은 리셋되어 논리 0을 출력하게 되고, 이 논리 0은 모드조정신호(cnt)로 되어 듀얼 모듈러스 스칼러(21)로 전달된다.Then, the JK flip-flop 25 is reset to output a logic 0, which is a mode adjustment signal cnt and transmitted to the dual modulus scalar 21.
이에 상기 듀얼 모듈러스 스칼러(21)는 논리 0의 모드조정신호(cnt)에 의해 P의 분주비로 전환된다. 따라서 상기 메인 카운터(22)는 S+1부터 카운트하기 시작하면 스왈로우 카운트 검출기(24)는 다시 논리 0을 출력하게 된다.Accordingly, the dual modulus scalar 21 is switched to the division ratio of P by the mode adjustment signal cnt of logic zero. Therefore, when the main counter 22 starts counting from S + 1, the swallow count detector 24 outputs a logic 0 again.
상기 스왈로우 카운트 검출기(24)에서 논리 0을 출력하고, 메인 카운트 검출기(23)에서 N카운트값 만큼 카운트하지 않은 상태에서 논리 0을 출력하므로, JK플립플롭(25)은 JK입력단자로 0을 입력되므로 상기 JK플립플롭(25)은 이전 상태를 유지하므로 논리 0의 모드조정신호(cnt)를 듀얼 모듈러스 스칼러(21)로 출력하여 P분주 모드를 유지하게 된다.The swallow count detector 24 outputs a logic 0 and the main count detector 23 outputs a logic 0 without counting as N counts, so the JK flip-flop 25 inputs 0 to the JK input terminal. Therefore, since the JK flip-flop 25 maintains the previous state, the mode adjustment signal cnt of logic 0 is output to the dual modulus scalar 21 to maintain the P division mode.
이와 같은 상태를 유지하다가 메인 카운터(22)가 N값만큼 카운트하게 되면 메인 카운트 검출기(23)가 논리 1을 출력하여 JK플립플롭(25)의 J입력단자로 제공한다. 이후에 상기 JK플립플롭(25)은 세트(SET)되어 논리 1의 모드조정신호(cnt)를 출력한다.In this state, when the main counter 22 counts by N, the main count detector 23 outputs a logic 1 and provides it to the J input terminal of the JK flip-flop 25. Thereafter, the JK flip-flop 25 is set and outputs a mode adjustment signal cnt of logic one.
따라서 듀얼 모듈러스 스칼러(21)는 P+1 분주모드로 전환되며, 메인카운터(22)는 메인 카운트 검출기(23)의 출력에 의해 리셋(RESET)되고, 이후에 새로이 셈을 시작하여 위의 과정을 반복하게 된다.Therefore, the dual modulus scalar 21 is switched to the P + 1 division mode, and the main counter 22 is reset by the output of the main count detector 23. After that, a new count is started to perform the above process. Will be repeated.
상기에서와 같은 과정에 의해 최종 출력인 메인 카운트 검출기(23)의 출력은 듀얼 모듈러스 스칼러(21)의 입력 즉, 미도시된 전압 제어 발진기(VCO)의 출력(fvco)를 M = S(P+1) + (N-S)P = NP + S로 나누어진 주파수가 된다.By the same process as described above, the output of the main count detector 23, which is the final output, is the input of the dual modulus scalar 21, that is, the output f vco of the voltage controlled oscillator VCO (not shown ). It becomes the frequency divided by P + 1) + (NS) P = NP + S.
결과적으로 듀얼 모듈러스 스칼러(21)는 N주기중 S주기 동안은 P+1 분주를 하고, N-S주기 동안은 P분주를 하게 되어, 이 분주계에서 얻어지게 되는 총 분주비(M')는 아래의 수학식2와 같이 된다.As a result, the dual modulus scalar 21 dispenses P + 1 during the S cycle during the N cycle and P divides during the NS cycle, so that the total division ratio M 'obtained in this division system is Equation 2 is as follows.
상기 수학식 2는 두 개의 카운터를 사용하는 수학식 1과 같이 원하는 대로 정확한 분주비를 만들 수 있다.Equation 2 may generate an accurate division ratio as desired, as in Equation 1 using two counters.
0.35μm CMOS 공정을 이용하여 설계한 회로를 Hspice로 모의 실험한 결과를 도 5에 나타내었다. 이때 128/129 듀얼 모듈러스 스칼러를 사용하였고, 상기 듀얼 모듈러스 스칼러 입력으로 2.85GHz의 주파수를 주었으며 N과 S는 각각 3과 2로 주었다. 이 조건에서 예상되는 분주계의 총 분주비는 아래에서와 같이5 shows a simulation result of a circuit designed using a 0.35μm CMOS process with Hspice. At this time, a 128/129 dual modulus scalar was used, and a frequency of 2.85 GHz was given as the dual modulus scalar input, and N and S were 3 and 2, respectively. The total dispensing ratio of the dispensing system expected under these conditions is
PS + N = 128 * 3 +2 =386PS + N = 128 * 3 +2 = 386
이고, 출력주파수는The output frequency is
2.85GHz / 386 = 7.38MHz 이다.2.85 GHz / 386 = 7.38 MHz.
도 5에서, 처음 파형은 듀얼 모듈러스 스칼러(21)의 출력이고, 두번째 파형은 메인 카운트 검출기(23)를 통해 출력되는 최종 출력이고, 세번째 파형은 상기 듀얼 모듈러스 스칼러(21)로 입력되는 모드조정신호(cnt)의 파형이다.In FIG. 5, the first waveform is the output of the dual modulus scalar 21, the second waveform is the final output output through the main count detector 23, and the third waveform is the mode input to the dual modulus scalar 21. This is a waveform of the adjustment signal cnt.
상기 메인 카운트 검출기(23)의 최종 출력 주파수는 7.38MHz로 듀얼 모듈러스 스칼러(21)의 입력신호를 올바르게 분주하였음을 알 수 있고, 모드조정신호(cnt)를 줌을 알 수 잇다. 즉 위의 모의 실험결과 발명된 구조는 정확히 동작함을 알 수 있다.The final output frequency of the main count detector 23 is 7.38 MHz, indicating that the input signal of the dual modulus scalar 21 is properly divided, and the mode adjustment signal cnt is obtained. In other words, the above simulation results show that the invented structure works correctly.
또한, 도 6은 종래의 주파수 분주기와 본 발명의 분주기에 대해 전력 소모를 비교한 것으로, 전력 소모면에서 최고 44%의 이득을 볼 수 있다. 도 6에서 Conv.는 종래 Prop.는 본 발명이다.In addition, FIG. 6 compares power consumption with respect to the conventional frequency divider and the frequency divider of the present invention, and it is possible to obtain a gain of up to 44% in terms of power consumption. In Fig. 6, Conv. Is a conventional prop.
본 발명은 이동 통신 주파수용 주파수 합성기 뿐만아니라 Programmable PLL Intellectual Property, FM AM Digital Tuner PLL, 위성 수신용 PLL, 기타 모든 종류의 주파수 합성기 응용제품에 사용할 수 있다.The present invention can be used not only for frequency synthesizer for mobile communication frequency but also for programmable PLL Intellectual Property, FM AM Digital Tuner PLL, satellite receiver PLL, and all other kinds of frequency synthesizer applications.
이상에서 상세히 설명한 바와 같이 본 발명은 하나의 카운터를 제거함으로써 소모되는 전력을 줄여 이동 통신제품의 사용시간을 더 늘릴 수 있고, 또한 하나의 카운터를 제거함으로써 실리콘 다이 면적을 줄여 제품 원가 절감 효과를 가져온다.As described in detail above, the present invention can reduce the power consumption by eliminating one counter to increase the use time of mobile communication products, and also reduce the silicon die area by removing one counter, resulting in a product cost reduction effect. .
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000042787A KR20020009228A (en) | 2000-07-25 | 2000-07-25 | Dual-modulus programmable frequency counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000042787A KR20020009228A (en) | 2000-07-25 | 2000-07-25 | Dual-modulus programmable frequency counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020009228A true KR20020009228A (en) | 2002-02-01 |
Family
ID=19679846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000042787A KR20020009228A (en) | 2000-07-25 | 2000-07-25 | Dual-modulus programmable frequency counter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020009228A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100975040B1 (en) * | 2008-09-02 | 2010-08-11 | 고려대학교 산학협력단 | Programmable frequency divider and Method of frequency dividing |
-
2000
- 2000-07-25 KR KR1020000042787A patent/KR20020009228A/en not_active Application Discontinuation
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