KR20030096930A - Two modulus counter of programable divider - Google Patents

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KR20030096930A
KR20030096930A KR1020020034030A KR20020034030A KR20030096930A KR 20030096930 A KR20030096930 A KR 20030096930A KR 1020020034030 A KR1020020034030 A KR 1020020034030A KR 20020034030 A KR20020034030 A KR 20020034030A KR 20030096930 A KR20030096930 A KR 20030096930A
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KR1020020034030A
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윤병호
권효석
유현환
최정기
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삼성전기주식회사
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Abstract

PURPOSE: A TMC(Two Modulus Counter) of programmable frequency divider is provided to prevent the drop of voltage due to the charge sharing and the leakage current by using a feedback P-channel MOS transistor. CONSTITUTION: A TMC of programmable frequency divider includes the first N-channel MOS transistor(MN1), the second N-channel MOS transistor(MN2), the second P-channel MOS transistor(MP2), the third N-channel MOS transistor(MN3), the fourth N-channel MOS transistor(MN4), and a feedback P-channel MOS transistor(MPFB). The first N-channel MOS transistor(MN1) has a drain connected to a drain of the first P-channel MOS transistor(MP1) and a gate connected to the first data terminal(D1). The second N-channel MOS transistor(MN2) has a drain connected to a source of the first N-channel MOS transistor(MN1) and a gate connected to the second data terminal(D2). The second P-channel MOS transistor(MP2) has a source connected to a power supply and a gate connected to a gate of the first P-channel MOS transistor(MP1). The third N-channel MOS transistor(MN3) has a drain connected to a drain of the second P-channel MOS transistor(MP2). The fourth N-channel MOS transistor(MN4) has a drain connected to a source of the third N-channel MOS transistor(MN3) and a gate connected to a gate of the first P-channel MOS transistor(MP1). The feedback P-channel MOS transistor(MPFB) has a source connected to the power supply, a gate connected to a drain of the third N-channel MOS transistor(MN3), and a drain connected to the drain of the first P-channel MOS transistor(MP1).

Description

프로그램가능 분주기의 투 모듈러스 카운터{TWO MODULUS COUNTER OF PROGRAMABLE DIVIDER}Two modulus counter of programmable divider {TWO MODULUS COUNTER OF PROGRAMABLE DIVIDER}

본 발명은 프로그램가능 분주기의 투 모듈러스 카운터에 관한 것으로, 특히 위상동기루프(PLL)의 프로그램 가능 분주기에 적용되며, 피드백(Feedback) P채널 MOS 트랜지스터를 사용하여 전하 재분포(Charge Sharing) 및 누설 전류(Leakage Current)에 의한 충전전압의 강하를 보상하도록 함으로서, 전하 재분포 및 누설 전류에 대해서도 전압 유지가 가능하므로 회로의 오동작을 방지할 수 있고, 또한, 고주파는 물론, 저주파 입력신호에 대해서도 정상동작이 가능하도록 개선한 프로그램가능 분주기의 투 모듈러스 카운터에 관한 것이다.TECHNICAL FIELD The present invention relates to a two-modulus counter of a programmable divider, and is particularly applicable to a programmable divider of a phase locked loop (PLL) and using charge feedback P-channel MOS transistors for charge sharing and By compensating for the drop in charge voltage due to leakage current, voltage redistribution and leakage current can be maintained to prevent malfunction of the circuit, and also to prevent high frequency and low frequency input signals. It relates to a two-modulus counter of a programmable divider that is improved to allow normal operation.

일반적으로, 위상동기루프(PLL)는 전압제어발진기와 함께 사용되어 발진주파수의 위상을 제어하는 기능을 수행한다.In general, a phase locked loop (PLL) is used together with a voltage controlled oscillator to control the phase of the oscillation frequency.

도 1은 일반 위상동기루프(PLL)의 구성도로서, 도 1을 참조하면, 일반적인 위상동기루프(PLL)는 입력되는 고주파신호(RF)를 중간주파신호(IF)로 변환하기 위해서 믹서(30)에 전압제어발진기(20)(VCO)가 발진주파수를 제공하는데, 이 전압제어발진기(VCO)의 발진주파수를 위상 동기시키기 위한 것으로서, 이는 전압제어발진기(20)의 발진주파수(Fvco)를 전단 분주하는 프리 스케일러(12)와, 이 프리 스케일러(12)에 의해 분주된 주파수를 입력받은 분주 데이터에 따라 분주하는 프로그램가능 분주기(13)와, 기준 주파수를 생성하는 크리스탈 발진기(X-tal)와, 이 크리스탈 발진기(X-tal)의 기준주파수를 분주하는 기준 분주기(14)와, 상기 프로그램가능 분주기(13)의 주파수와 상기 기준 분주기(14)의 주파수간의 위상차를 검출하는 위상차 검출기(15)(PFD)와, 상기 위상차 검출기(15)에 의한 위상차에 따라 전하를 펌핑하여 위상차에 해당하는 전압을 생성하는 차지펌프(16)(CP)와, 이 차지펌프(16)에 의한 전압을 필터링 하여 안정된 전압으로 제공하기 위한 루프필터(17)(LP)로 이루어져 있다.FIG. 1 is a block diagram of a general phase locked loop (PLL). Referring to FIG. 1, a general phase locked loop (PLL) is a mixer 30 for converting an input high frequency signal RF into an intermediate frequency signal IF. The voltage controlled oscillator 20 (VCO) provides an oscillation frequency, which is used to phase synchronize the oscillation frequency of the voltage controlled oscillator (VCO), which shears the oscillation frequency (Fvco) of the voltage controlled oscillator (20). A prescaler 12 for dividing, a programmable divider 13 for dividing the frequency divided by the prescaler 12 according to the input divided data, and a crystal oscillator (X-tal) for generating a reference frequency. And a phase difference detecting a phase difference between the reference divider 14 for dividing the reference frequency of the crystal oscillator X-tal and the frequency of the programmable divider 13 and the frequency of the reference divider 14. A detector 15 (PFD) and the phase difference detector 1 Charge pump 16 (CP) for pumping charges according to the phase difference by 5) to generate a voltage corresponding to the phase difference, and a loop filter for filtering the voltage by the charge pump 16 to provide a stable voltage ( 17) (LP).

또한, 상기 위상동기루프(10)는 컴퓨터 또는 제어부로부터의 직렬 데이터(SDA) 및 클럭(SCL)을 제공받아 클럭(SCL)에 따라 동작하여 상기 직렬 데이타(SDA)를 정해진 비트씩(예; 8비트씩) 병렬로 변환하여 상기 프로그램가능 분주기(13) 및 기준 분주기(14)에 해당 분주비(N 또는 R)를 제공하는 I2C 버스 트랜시버(11)를 포함하고 있다.In addition, the phase-locked loop 10 receives the serial data SDA and the clock SCL from a computer or a control unit and operates according to the clock SCL to set the serial data SDA by predetermined bits (eg, 8). And an I2C bus transceiver (11) for converting in parallel to each other in parallel to provide a corresponding division ratio (N or R) to the programmable divider (13) and the reference divider (14).

도 2는 도 2의 프로그램기능 분주기의 구성도로서, 도 2를 참조하면, 상기 프로그램가능 분주기(13)는 해당 분주기능을 수행하기 위해서, 제어신호에 따라 32 또는 33 분주비를 제공하여 2개 모드로 동작하는 투 모듈러스 카운터(TMC:Two Modulus Counter)(13a)와, 메인 카운터(13b) 및 스왈로우 카운터(13c)를 포함하며, 예를 들어, 15비트 프로그램가능 분주기일 경우에는 대략 10비트를 메인 카운터(13b)에서 처리하고, 대략 5비트를 스왈로우 카운터(13c)에서 담당하는데, 이 경우, 상기 TMC(Two Modulus Counter)(13a)의 분주비가 "T"이고, 상기 메인 카운터(13b)의 분주비가 "M"이고, 상기 스왈로우 카운터(13c)의 분주비가 "S"일 경우, 전체 분주비는 "N=TM+S"로 된다. 또는 상기 TMC(Two Modulus Counter)(13a)의분주비가 "T+1"이고, 상기 메인 카운터(13b)의 분주비가 "M"이고, 상기 스왈로우 카운터(13c)의 분주비가 "S"일 경우, 전체 분주비는 "N=(T+1)M+S"로 된다.FIG. 2 is a configuration diagram of the program function divider of FIG. 2. Referring to FIG. 2, the programmable divider 13 provides 32 or 33 division ratios according to a control signal to perform a corresponding divider function. It includes a Two Modulus Counter (TMC) 13a operating in two modes, a Main Counter 13b and a Swallow Counter 13c, for example approximately 10 in the case of a 15-bit programmable divider. The bit is processed by the main counter 13b, and about 5 bits are handled by the swallow counter 13c, in which case the division ratio of the two modulus counter (TMC) 13a is "T", and the main counter 13b ), The division ratio is " M " and the division ratio of the swallow counter 13c is " S ". Or when the division ratio of the TMC (Two Modulus Counter) 13a is "T + 1", the division ratio of the main counter 13b is "M", and the division ratio of the swallow counter 13c is "S", The total division ratio is " N = (T + 1) M + S ".

이와 같은 프로그램가능 투 모듈러스 카운터를 비롯하여 메인 카운터(Main counter)(13b) 및 스왈로우 카운터(Swallow counter)(13c)는 정확한 분주기능을 수행하기 위해서는 논리 "1"을 보다 확실하게 인식할 수 있어야 하며, 이를 위해서는 논리 "1"에 해당하는 전압의 하이레벨을 보다 안정되게 유지할 수 있어야 한다.In addition to such a programmable two-modulus counter, the main counter 13b and the swallow counter 13c must be able to recognize the logic " 1 " more reliably in order to perform an accurate dispensing function. This requires that the high level of the voltage corresponding to logic "1" can be maintained more stably.

도 3은 종래의 투 모듈러스 카운터의 구성도로서, 도 3을 참조하여 종래의 투 모듈러스 카운터에 대한 동작을 설명하면, 먼저 P채널 MOS 트랜지스터가 게이트 전압(Vg)이 "0"레벨이면 ON되고, 반면, "1"레벨이면 OFF되는 원리에 따라, CK, D1, D2가 논리 0이면, 제1,2 P채널 MOS 트랜지스터(MP1, MP2)는 ON 상태가 되고, 제1,2,4 및 6 N채널 MOS 트랜지스터(MN1, MN2, MN4, MN6)는 OFF 상태가 된다. 이에 따라 TP1 및 TP3에는 제1,2 P채널 MOS 트랜지스터(MP1 및 MP2)에 의해 전하가 예비 충전되고, 이 충전된 전하에 의해 TP1 및 TP3의 전압이 논리 "1" 상태까지 상승하면, 이때 제3 N채널 MOS 트랜지스터(MN3)는 ON되고, 제5,6 N채널 트랜지스터(MN5 및 MP3)는 OFF 상태가 되며, 이로 인해 TP4의 충전 및 방전 경로는 모두 차단되고, 결국 TP4 전압은 변하지 않게 되어 출력 Q 및 QB는 현재 상태를 유지한다.FIG. 3 is a configuration diagram of a conventional two modulus counter. Referring to FIG. 3, the operation of the conventional two modulus counter will be described. First, the P-channel MOS transistor is turned on when the gate voltage Vg is "0" level. On the other hand, if CK, D1, and D2 are logical 0s, the first and second P-channel MOS transistors MP1 and MP2 are turned ON according to the principle of turning OFF at the " 1 " level, and the first, second, fourth, and sixth states. The N-channel MOS transistors MN1, MN2, MN4, and MN6 are turned off. Accordingly, TP1 and TP3 are precharged by the first and second P-channel MOS transistors MP1 and MP2, and when the voltage of TP1 and TP3 rises to a logic " 1 " The three N-channel MOS transistor MN3 is turned on, and the fifth and sixth N-channel transistors MN5 and MP3 are turned off, which cuts off both the charge and discharge paths of TP4, and eventually the TP4 voltage remains unchanged. Outputs Q and QB remain current.

이후, 상기 CK가 논리 0에서 1로 상승하면, 상기 제1,2 P채널 MOS 트랜지스터(MP1,MP2)는 OFF 상태가 되고 이에 따라 TP1 및 TP3을 충전하지 않게 되며 제4,6 N채널 MOS 트랜지스터(MN4,MN6)는 ON 상태로 전환된다. 그리고, TP1의 전압은 예비충전에 의해 논리 "1" 상태이므로 제3 N채널 MOS 트랜지스터(MN3)를 ON 상태로 유지하며, TP3에 예비 충전된 전하는 상기 MOS 트랜지스터(MN3 ~ MN4)에 의해 형성된 전류 경로를 통해 방전되므로 TP3에는 전압 강하가 발생하여 제3 P채널 MOS 트랜지스터(MP3)는 ON 상태로 전환된다. 이에 따라 TP4는 논리 1이 되므로 Q는 논리 0, QB는 논리 1로 전환된다.Thereafter, when the CK rises from logic 0 to 1, the first and second P-channel MOS transistors MP1 and MP2 are turned off and thus do not charge TP1 and TP3, and thus the fourth and sixth N-channel MOS transistors. (MN4 and MN6) are turned ON. Since the voltage of TP1 is a logic "1" state by precharging, the third N-channel MOS transistor MN3 is kept in an ON state, and the charge precharged in TP3 is a current formed by the MOS transistors MN3 to MN4. Since the discharge occurs through the path, a voltage drop occurs in the TP3, and the third P-channel MOS transistor MP3 is turned on. Accordingly, TP4 becomes logical 1, so that Q is converted to logic 0 and QB is converted to logic 1.

만약, CK가 논리 1을 유지하는 동안에 D1과 D2가 모두 논리 1이 되면 TP1에 예비 충전된 전하는 제1,2 N채널 MOS 트랜지스터(MN1 ~ MN2)에 의해 형성된 전류 경로를 통해 방전되어 TP1의 전압은 논리 0이 되므로 제3 N채널 MOS 트랜지스터(MN3)는 OFF되고, 제5 N채널 MOS 트랜지스터(MN5)는 ON 상태가 된다. TP3에 충전된 전하는 현재 모두 방전되었으므로 제3 P채널 MOS 트랜지스터(MP3)는 ON 상태이고 제5,6 N채널 MOS 트랜지스터(MN5,MN6)도 ON 상태이므로 상기 MOS 트랜지스터(MP3 ~ MN5 ~ MN6)에 의해 전류 경로가 형성된다. 이 때 TP4의 전압은 제3 P채널 MOS 트랜지스터(MP3)의 풀업(Pull-Up) 스트랭스(Strength)와 제5,6 N채널 MOS 트랜지스터(MN5, MN6)의 풀업 스트랭스(Pull-Down Strength)중 더 강한 스트랭스(Strength)에 의해 결정된다. 즉, 풀업 스트랭스(Pull-Up Strength)가 강하면 TP4는 논리 1이 되며, 풀업 스트랭스(Pull-Down Strength)가 강하면 TP4는 논리 0이 된다. 그리고, 스트랭스(Strength)를 강하게 하기 위해서는 MOS 트랜지스터(Transistor)의 게이트 폭/길이(W/L)를 크게 해야 하는데 이 경우에는 제3 P채널 MOS 트랜지스터(MP3)의 풀업 스트랭스(Pull-Up Strength)를 크게 해야 TP4 전압은 논리 1을 유지할 수 있으므로 회로가 오동작하지 않게 된다.If CK maintains logic 1, if both D1 and D2 become logic 1, the precharged charge in TP1 is discharged through the current path formed by the first and second N-channel MOS transistors MN1 to MN2, so that the voltage of TP1. Becomes logic 0, so the third N-channel MOS transistor MN3 is turned off, and the fifth N-channel MOS transistor MN5 is turned on. Since the charges charged in TP3 are all discharged, the third P-channel MOS transistor MP3 is in an ON state, and the fifth and sixth N-channel MOS transistors MN5 and MN6 are also in an ON state, and thus the third P-channel MOS transistors MP3 are in an ON state. This forms a current path. At this time, the voltage of TP4 is equal to the pull-up strength of the third P-channel MOS transistor MP3 and the pull-down strength of the fifth and sixth N-channel MOS transistors MN5 and MN6. It is determined by the stronger strength. That is, TP4 becomes logical 1 when the pull-up strength is strong, and TP4 becomes logical 0 when the pull-up strength is strong. In order to increase the strength, the gate width / length (W / L) of the MOS transistor should be increased. In this case, the pull-up strength of the third P-channel MOS transistor MP3 is increased. The larger the TP4 voltage can be maintained at logic 1 so that the circuit will not malfunction.

그런데, 이와 같은 종래의 회로에서, TP1, TP2, TP3에 예비 충전된 전하에 의하여 형성된 전압에 의해 크게 좌우된다. 고주파 신호가 입력되었을 경우에는 MOS 트랜지스터의 스위칭 시간이 빠르므로 누설되는 전하의 양도 작아서 이에 따른 전압 강하는 무시할 수 있으나, 저주파 신호의 경우에는 스위칭 시간이 느려지므로 회로가 오동작 할 수 있는 수준까지 전압이 낮아질 수 있다.By the way, in such a conventional circuit, it is largely influenced by the voltage formed by the electric charge pre-charged to TP1, TP2, TP3. When the high frequency signal is input, the switching time of the MOS transistor is fast, so the amount of charge leakage is small, so the voltage drop can be neglected.However, in the case of the low frequency signal, the switching time is slowed down, so that the voltage can be malfunctioned. Can be lowered.

도 4에 도시된 "A"에 보인 바와 같이, 제1 P채널 MOS 트랜지스터가 ON상태에서는 전원으로부터 전하를 공급받지만, 제1 P채널 MOS 트랜지스터가 OFF상태일 경우에는 전원으로부터 전하를 공급받지 못하므로, TP1에 충전된 전하를 공급받게 되며, 이와 같이 제1,제2 P채널 및 제1,제3 N채널 MOS 트랜지스터의 등가 커패시터에 TP1의 전하가 재분포되는 전하 재분포(Charge Sharing)가 발생되고, 이러한 전하 재분포에 의해 TP1의 전압은 논리 "1"에 해당하는 5V에서 대략 1.3V의 전압 강하가 발생되어 3.7V가 되며, 이는 저주파일수록 전하가 누설되는 시간이 길어져서 전압은 더 낮아지므로 회로의 오동작 가능성이 증가하게 되는 문제점이 있다.As shown by "A" in FIG. 4, since the first P-channel MOS transistor receives charge from the power supply in the ON state, the first P-channel MOS transistor does not receive charge from the power supply when the first P-channel MOS transistor is OFF. , Charge is charged in TP1, and thus, charge sharing is generated in which the charge of TP1 is redistributed to the equivalent capacitors of the first, second P-channel, and first and third N-channel MOS transistors. This voltage redistribution causes the voltage of TP1 to drop to approximately 3.7V from 5V corresponding to logic " 1 ", resulting in 3.7V. Therefore, there is a problem that the possibility of malfunction of the circuit increases.

또한, 도 4에 도시된 "B"에 보인 바와 같이, 누설전류에 의한 전압강하로 전압이 서서히 낮아지고 있으나 5V에 해당하는 논리 "1"상태에서의 전압 강하이므로 무시할 수 있는 수준이다. 이와 같이, 2입력 논리합 게이트(AND Gate)가 포함된 기존의 TSPC(True Single Phase Clocking) 디플립플롭(Ratioed DFF)은 고주파 입력신호에 대해 고속동작이 가능하다는 장점이 있으나 저주파 입력신호에 대해서는 전하 재분포 및 누설 전류에 의한 충전전압의 하강으로 오동작 하게 되는 문제점이 있다.In addition, as shown in "B" shown in Figure 4, the voltage is gradually lowered due to the voltage drop due to leakage current, but is negligible because the voltage drop in the logic "1" state corresponding to 5V. As described above, the conventional True Single Phase Clocking (TSPC) deflected flop with a two-input AND gate has a merit that high-speed operation is possible for a high frequency input signal, but a charge is applied to a low frequency input signal. There is a problem that the malfunction due to the redistribution and the falling of the charging voltage by the leakage current.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 위상동기루프(PLL)의 프로그램 가능 분주기에 적용되며, 피드백(Feedback) P채널 MOS 트랜지스터를 사용하여 전하 재분포(Charge Sharing) 및 누설 전류(Leakage Current)에 의한 충전전압의 강하를 보상하도록 한 프로그램가능 분주기의 투 모듈러스 카운터를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to be applied to a programmable divider of a phase locked loop (PLL), and a charge redistribution is performed using a feedback P-channel MOS transistor. A programmable modulator two modulus counter is provided to compensate for a drop in charge voltage due to sharing and leakage current.

또한, 본 발명의 다른 목적은 전하 재분포 및 누설 전류에 대해서도 전압 유지가 가능하므로 회로의 오동작을 방지할 수 있고, 또한, 고주파는 물론, 저주파 입력신호에 대해서도 정상동작이 가능하도록 개선한 프로그램가능 분주기의 투 모듈러스 카운터를 제공하는데 있다.In addition, another object of the present invention is that the voltage can be maintained even for the charge redistribution and leakage current to prevent malfunction of the circuit, and also improved programmable to enable normal operation for high frequency and low frequency input signals. To provide a two-modulus counter of the divider.

도 1은 일반 위상동기루프(PLL)의 구성도이다.1 is a configuration diagram of a general phase locked loop (PLL).

도 2는 도 1의 프로그램가능 분주기의 구성도이다.FIG. 2 is a schematic diagram of the programmable divider of FIG. 1.

도 3은 종래의 투 모듈러스 카운터의 구성도이다.3 is a configuration diagram of a conventional two modulus counter.

도 4는 도 3의 주요 신호의 타이밍 챠트이다.4 is a timing chart of the main signal of FIG. 3.

도 5는 본 발명에 따른 투 모듈러스 카운터의 구성도이다.5 is a block diagram of a two-modulus counter according to the present invention.

도 6은 도 5의 주요 신호의 타이밍 챠트이다.6 is a timing chart of the main signal of FIG. 5.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : PLL13 : 프로그램가능 분주기10: PLL13: Programmable Divider

13a : 투 모듈러스 카운터MP1-MP3 : P채널 MOS 트랜지스터13a: Two modulus counter MP1-MP3: P-channel MOS transistor

MN1-MN6 : N채널 MOS 트랜지스터INV1-INV3 : 인버터MN1-MN6: N-channel MOS transistor INV1-INV3: Inverter

MPFB : 피드백 P채널 MOS 트랜지스터MPFB: Feedback P-Channel MOS Transistor

상기한 본 발명의 목적을 달성하기 위한 기술적인 수단으로서, 본 발명은 CK 입력단에 게이트단을 접속하고, 전원단에 소스단을 접속한 제1 P채널 MOS 트랜지스터; 상기 제1 P채널 MOS 트랜지스터의 드레인단에 드레인단을 접속하고, 제1 데이터단에 게이트단을 접속한 제1 N채널 MOS 트랜지스터; 상기 제1 N채널 MOS 트랜지스터의 소스단에 드레인단을 접속하고, 제2 데이터단에 게이트단을 접속한 제2 N채널 MOS 트랜지스터; 상기 전원단에 소스단을 접속하고, 상기 제1 P채널 MOS 트랜지스터의 게이트단에 게이트단을 접속한 제2 P채널 MOS 트랜지스터; 상기 제2 P채널 MOS 트랜지스터의 드레인단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터의 드레인단에 게이트단을 접속한 제3 N채널 MOS 트랜지스터; 상기 제3 N채널 MOS 트랜지스터의 소스단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터의 게이트단에 게이트단을 접속한 제4 N채널 MOS 트랜지스터; 및 상기 전원단에 소스단을 접속하고, 상기 제3 N채널 MOS 트랜지스터의 드레인단에 게이트단을 접속하며, 상기 제1 P채널 MOS 트랜지스터의 드레인단에 드레인단을 접속한 피드백 P채널 MOS 트랜지스터를 구비함을 특징으로 한다.As a technical means for achieving the above object of the present invention, the present invention comprises: a first P-channel MOS transistor having a gate terminal connected to the CK input terminal and a source terminal connected to the power supply terminal; A first N-channel MOS transistor having a drain terminal connected to the drain terminal of the first P-channel MOS transistor and a gate terminal connected to the first data terminal; A second N-channel MOS transistor having a drain terminal connected to a source terminal of the first N-channel MOS transistor and a gate terminal connected to a second data terminal; A second P-channel MOS transistor having a source terminal connected to the power supply terminal and a gate terminal connected to a gate terminal of the first P-channel MOS transistor; A third N-channel MOS transistor having a drain terminal connected to the drain terminal of the second P-channel MOS transistor and a gate terminal connected to the drain terminal of the first P-channel MOS transistor; A fourth N-channel MOS transistor having a drain terminal connected to a source terminal of the third N-channel MOS transistor and a gate terminal connected to a gate terminal of the first P-channel MOS transistor; And a feedback P-channel MOS transistor having a source terminal connected to the power supply terminal, a gate terminal connected to the drain terminal of the third N-channel MOS transistor, and a drain terminal connected to the drain terminal of the first P-channel MOS transistor. Characterized in having.

이하, 본 발명에 따른 프로그램가능 분주기의 투 모듈러스 카운터에 대하여 첨부도면을 참조하여 그 구성 및 작용을 상세하게 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.Hereinafter, the configuration and operation of the programmable frequency divider according to the present invention with reference to the accompanying drawings will be described in detail. In the drawings referred to in the present invention, components having substantially the same configuration and function will use the same reference numerals.

도 5는 본 발명에 따른 투 모듈러스 카운터의 구성도로서, 도 5를 참조하면, 본 발명에 따른 프로그램가능 분주기의 투 모듈러스 카운터는 CK 입력단에 게이트단을 접속하고, 전원단에 소스단을 접속한 제1 P채널 MOS 트랜지스터(MP1)와, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 드레인단을 접속하고, 제1 데이터(D1)단에 게이트단을 접속한 제1 N채널 MOS 트랜지스터(MN1)와, 상기 제1 N채널 MOS 트랜지스터(MN1)의 소스단에 드레인단을 접속하고, 제2 데이터(D2)단에게이트단을 접속한 제2 N채널 MOS 트랜지스터(MN2)와, 상기 전원단에 소스단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제2 P채널 MOS 트랜지스터(MP2)와, 상기 제2 P채널 MOS 트랜지스터(MP2)의 드레인단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 게이트단을 접속한 제3 N채널 MOS 트랜지스터(MN3)와, 상기 제3 N채널 MOS 트랜지스터(MN3)의 소스단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제4 N채널 MOS 트랜지스터(MN4)와, 상기 전원단에 소스단을 접속하고, 상기 제3 N채널 MOS 트랜지스터(MN3)의 드레인단에 게이트단을 접속하며, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 드레인단을 접속한 피드백 P채널 MOS 트랜지스터(MPFB)를 포함한다.5 is a configuration diagram of a two-modulus counter according to the present invention. Referring to FIG. 5, a two-modulus counter of a programmable divider according to the present invention connects a gate terminal to a CK input terminal and a source terminal to a power supply terminal. A first N-channel MOS having a drain terminal connected to the first P-channel MOS transistor MP1 and a drain terminal of the first P-channel MOS transistor MP1 and a gate terminal connected to the first data D1 terminal. A second N-channel MOS transistor MN2 having a drain terminal connected to a transistor MN1, a source terminal of the first N-channel MOS transistor MN1, and a gate terminal connected to a second data D2 terminal; A second P-channel MOS transistor MP2 and a second P-channel MOS transistor MP2 in which a source terminal is connected to the power supply terminal, and a gate terminal is connected to a gate terminal of the first P-channel MOS transistor MP1. The drain terminal is connected to the drain terminal of the first P-channel MOS transistor MP1. A drain terminal is connected to a source terminal of the third N-channel MOS transistor MN3 having a gate terminal connected to a lane terminal, and a source terminal of the third N-channel MOS transistor MN3, and the first P-channel MOS transistor MP1 A fourth N-channel MOS transistor MN4 having a gate terminal connected to the gate terminal, a source terminal connected to the power supply terminal, and a gate terminal connected to the drain terminal of the third N-channel MOS transistor MN3; And a feedback P-channel MOS transistor MPFB having a drain connected to the drain of the first P-channel MOS transistor MP1.

또한, 본 발명의 프로그램가능 분주기의 투 모듈러스 카운터는 상기 전원단에 소스단을 접속하고, 상기 제2 P채널 MOS 트랜지스터(MP2)의 드레인단에 게이트단을 접속한 제3 P채널 MOS 트랜지스터(MP3)와, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 입력단을 접속한 제1 인버터(INV1)와, 상기 제3 P채널 MOS 트랜지스터(MP3)의 드레인단에 드레인단을 접속하고, 상기 제1 인버터(INV1)의 출력단에 게이트단을 접속한 제5 N채널 MOS 트랜지스터(MN5)와, 상기 제5 N채널 MOS 트랜지스터(MN5)의 소스단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제6 N채널 MOS 트랜지스터(MN6)와, 상기 제3 P채널 MOS 트랜지스터(MP3)의 드레인단에 입력단을 접속하고제1 출력단(Q)에 출력단을 접속한 제2 인버터(INV2)와, 상기 제2 인버터(INV2)의 출력단에 입력단을 접속하고, 제2 출력단(QB)에 출력단을 접속한 제3 인버터(INV3)를 더 포함한다.In addition, the two-modulus counter of the programmable divider of the present invention includes a third P-channel MOS transistor having a source terminal connected to the power supply terminal and a gate terminal connected to the drain terminal of the second P-channel MOS transistor MP2. MP3), a first inverter INV1 having an input terminal connected to the drain terminal of the first P-channel MOS transistor MP1, and a drain terminal connected to the drain terminal of the third P-channel MOS transistor MP3, A fifth N-channel MOS transistor MN5 having a gate terminal connected to an output terminal of the first inverter INV1, and a drain terminal connected to a source terminal of the fifth N-channel MOS transistor MN5 connected to the first P; A sixth N-channel MOS transistor MN6 having a gate terminal connected to the gate terminal of the channel MOS transistor MP1 and an input terminal connected to the drain terminal of the third P-channel MOS transistor MP3 connected to the first output terminal Q. Output of the second inverter INV2 and the second inverter INV2 Connected to the input terminal, and further comprising a third inverter (INV3) connected to the output terminal to the second output terminal (QB).

도 6은 도 5의 주요 신호의 타이밍챠트로서, 도 6에 도시한 신호 타이밍은 위에서 아래로 도 5의 CK,D1,D2,TP1.TP2,TP3,TP4,Q 및 QB에 해당하는 신호의 타이밍 챠트이다.6 is a timing chart of the main signal of FIG. 5, wherein the signal timing shown in FIG. 6 is from top to bottom, and the timing of signals corresponding to CK, D1, D2, TP1, TP2, TP3, TP4, Q and QB of FIG. It is a chart.

이와 같이 구성된 본 발명의 바람직한 실시예에 대한 동작을 첨부도면에 의거하여 하기에 상세히 설명한다.Operation of the preferred embodiment of the present invention configured as described above will be described in detail below based on the accompanying drawings.

본 발명의 투 모듈러스 카운터는 위상동기루프(PLL)의 프로그램 가능 분주기에 적용되어, 전하 재분포(Charge Sharing) 및 누설 전류(Leakage Current)에 의한 충전전압의 강하를 보상할 수 있도록 하였으며, 이를 통해서, 전하 재분포 및 누설 전류에 대해서도 전압 유지가 가능하므로 회로의 오동작을 방지할 수 있고, 또한, 고주파는 물론, 저주파 입력신호에 대해서도 정상동작이 가능하게 된다.The two-modulus counter of the present invention is applied to a programmable divider of a phase locked loop (PLL) to compensate for a drop in charge voltage due to charge sharing and leakage current. As a result, the voltage can be maintained for the charge redistribution and the leakage current, thereby preventing malfunction of the circuit, and also allowing normal operation for the high frequency and low frequency input signals.

먼저, 도 5를 참조하여 본 발명에 따른 프로그램가능 분주기의 투 모듈러스 카운터에 대한 동작을 설명하면, 종래의 투 모듈러스 카운터와 동일하게, CK, D1, D2가 각각 논리 "0"인 경우에는 제1,2 P채널 MOS 트랜지스터(MP1, MP2) 각각은 P채널의 게이트단에 "0"레벨(로우레벨)이 인가되므로 ON 상태가 되고, N채널의 게이트단에 "1"레벨(하이레벨)이 인가되므로 제1,2 N채널 MOS 트랜지스터(MN1, MN2) 및 제4, 6 N채널 MOS 트랜지스터(MN4, MN6)는 각각 OFF 상태가 된다.First, referring to FIG. 5, an operation of a two-modulus counter of a programmable divider according to the present invention will be described. Similarly to the conventional two-modulus counter, when CK, D1, and D2 are each logical "0", Each of the first and second P-channel MOS transistors MP1 and MP2 is turned on because a "0" level (low level) is applied to a gate terminal of the P channel, and a "1" level (high level) is applied to a gate terminal of the N channel. Since the first and second N-channel MOS transistors MN1 and MN2 and the fourth and sixth N-channel MOS transistors MN4 and MN6 are turned off.

이에 따라, 제3 N채널 MOS 트랜지스터(MN3)의 게이트단의 TP1지점과, 제3 P채널 MOS 트랜지스터(MP3)의 게이트단의 TP3지점 각각에는 ON 상태인 제1,2 P채널 MOS 트랜지스터(MP1 및 MP2)를 통해 전원으로부터 전하가 예비 충전되고, 이 충전된 전하에 의해 상기 TP1 및 TP3지점의 전압이 논리 "1" 상태까지 상승하게 된다.Accordingly, the first and second P-channel MOS transistors MP1 which are in an ON state at points TP1 of the gate terminal of the third N-channel MOS transistor MN3 and TP3 of the gate terminal of the third P-channel MOS transistor MP3. And MP2), the charge is precharged from the power supply, and the charged charge causes the voltage at the points TP1 and TP3 to rise to a logic " 1 " state.

이후, "1"레벨인 TP1지점의 전압에 의해 상기 제3 N채널 MOS 트랜지스터(MN3)는 ON되고, 그리고, TP1지점의 "1"레벨 전압은 제1 인버터(INV1)를 통해 "0"레벨 전압으로 반전되며, 이 반전된 "0"레벨(TP2지점의 레벨)이 게이트단에 인가되는 제5 N채널 트랜지스터(MN5)는 OFF 상태가 된다. 그리고, "1"레벨인 TP3지점의 전압에 의해 상기 제3 P채널 MOS 트랜지스터(MP3) 및 피드백 P채널 MOS 트랜지스터(MPFB) 각각은 OFF된다.Thereafter, the third N-channel MOS transistor MN3 is turned on by the voltage at the point TP1 at the "1" level, and the "1" level voltage at the point TP1 is at the level "0" through the first inverter INV1. The fifth N-channel transistor MN5 to which the inverted " 0 " level (level of the TP2 point) is applied to the gate end is turned OFF. Each of the third P-channel MOS transistor MP3 and the feedback P-channel MOS transistor MPFB is turned off by the voltage at the point TP3 at the "1" level.

전술한 바와 같이, 상기 제3 P채널 MOS 트랜지스터(MP3) 및 제5 N채널 트랜지스터(MN5)가 모두 오프상태이므로, TP4의 충전 및 방전 경로는 모두 차단되고, 결국 TP4지점의 전압은 레벨이 변하지 않게 되며 이 TP4지점의 전압에 의존되는 출력Q 및 QB는 현재 상태를 유지하게 된다.As described above, since both the third P-channel MOS transistor MP3 and the fifth N-channel transistor MN5 are off, both the charging and discharging paths of TP4 are blocked, so that the voltage at the TP4 point does not change level. The outputs Q and QB, which depend on the voltage at this point TP4, remain in their current state.

다음으로, 상기한 상태, 즉 D1과 D2가 "0"인 상태에서, 상기 CK가 논리 "1"상태인 경우에는, 상기 TP1 지점에 (예비 충전되었던 전하에 의한 : 삭제) 전하 재분포가 발생하는데, 이러한 전하 재분포가 발생하더라도 TP3지점에 예비 충전되었던 전하는 CK가 1이 되는 순간 인접한 트랜지스터로 모두 방전되어 TP3지점에서의 레벨이 "0"레벨로 되고 이에 따라 상기 피드백 P채널 MOS 트랜지스터(MPFB)를 ON 상태로 전환한다.Next, in the above state, that is, when D1 and D2 are "0", when the CK is in a logic "1" state, charge redistribution (by: pre-charged: erased) occurs at the TP1 point. However, even when such charge redistribution occurs, charges precharged at the point TP3 are all discharged to adjacent transistors as soon as CK becomes 1, so that the level at the point TP3 becomes "0" level and thus the feedback P-channel MOS transistor (MPFB). ) To the ON state.

따라서, 상기 TP1지점에는 상기 피드백 P채널 MOS 트랜지스터(MPFB)에 의해 전원으로부터 전하를 공급받아 논리 "1"상태를 보다 안정되게 유지할 수 있게 되며, 이러한 피드백 P채널 MOS 트랜지스터(MPFB)에 의해서 도 6의 "A"로 표시된 부분, 즉 상기 TP1지점의 전압이 안정된 레벨로 유지되고 있음을 알 수 있다. 즉, TP1에 전하 재분포가 발생하더라도 피드백 P채널 MOS 트랜지스터(MPFB)에 의해 전술한 바와 같이 논리 "1"을 유지할 수 있으며, 누설전류에 의한 전압강하도 보상하고 있으므로 입력 주파수에 관계없이 전압을 유지할 수 있다.Accordingly, the point TP1 is supplied with electric charge from the power supply by the feedback P-channel MOS transistor MPFB, so that the logic " 1 " state can be more stably maintained. It can be seen that the portion indicated by "A", that is, the voltage at the point TP1 is maintained at a stable level. That is, even when charge redistribution occurs in TP1, the logic P1 can be maintained by the feedback P-channel MOS transistor (MPFB) as described above, and the voltage drop caused by the leakage current is compensated for, so that the voltage can be maintained regardless of the input frequency. I can keep it.

또한, 도 6의 "B"에 도시한 부분, 즉 TP4지점에서 누전전류에 의한 전압강하로 전압이 다소 낮아지는 현상은 발생되지만, 이는 5V에 해당하는 논리"1"에서는 무시할 수 있는 정도이다.In addition, a phenomenon in which the voltage decreases slightly due to the voltage drop due to the leakage current at the portion shown in "B" of FIG. 6, that is, the point TP4, is negligible in the logic "1" corresponding to 5V.

한편, CK가 논리 "1"이고 D1 및 D2가 논리 "0"에서 "1"로 전환되는 경우에는, 도 6의 타임챠트에 도시한 바와 같이, TP1지점의 전압이 논리 "0"상태가 되어야 하는데 이 경우 제1 P채널 MOS 트랜지스터(MP1)는 OFF 상태에 있더라도 피드백 P채널 MOS 트랜지스터(MPFB), 제1, 제2 N채널 MOS 트랜지스터(MN1, MN2)가 모두 ON상태가 되므로 피드백 P채널 MOS 트랜지스터(MPFB), 제1 N채널 MOS트랜지스터(MN1), 제2 N채널 MOS 트랜지스터(MN2)에 의해 전류 경로가 형성되고, 이에 따라 TP1의 전압은 피드백 P채널 MOS 트랜지스터(MPFB)의 풀업 스트랭스(Full-Up Strength)와 제1,제2 N채널 MOS 트랜지스터(MN1, MN2)의 풀다운 스트랭스(Pull-Down Strength)중 더 강한 스트랭스(Strength)에 의하여 결정된다.On the other hand, when CK is logic "1" and D1 and D2 are switched from logic "0" to "1", as shown in the time chart of FIG. 6, the voltage at the TP1 point must be in the logic "0" state. In this case, even though the first P-channel MOS transistor MP1 is in the OFF state, the feedback P-channel MOS is turned on because the feedback P-channel MOS transistor MPFB and the first and second N-channel MOS transistors MN1 and MN2 are all turned on. A current path is formed by the transistor MPFB, the first N-channel MOS transistor MN1, and the second N-channel MOS transistor MN2, so that the voltage of TP1 is a pull-up strength of the feedback P-channel MOS transistor MPFB. It is determined by the stronger strength of the full-up strength and the pull-down strength of the first and second N-channel MOS transistors MN1 and MN2.

여기서, 피드백 P채널 MOS 트랜지스터(MPFB)의 게이트 폭/길이(W/L)를 작게 하여 "1"레벨(하이레벨)을 유지하는 능력을 의미하는 풀업 스트랭스(Pull-Up Strength)를 약하게 하고, 반면에, 제1 N채널 MOS 트랜지스터(MN1,MN2)의 게이트 폭/길이(W/L)를 크게 하여 "0"레벨(로우레벨)을 유지하는 능력을 의미하는 풀다운 스트랭스(Pull-Down Strength)를 강하게 하면, 상기 TP1지점의 전압은 논리 "0"을 유지할 수 있다. 상기의 개선된 회로를 적용함으로써 저주파 및 고주파에서도 동작이 가능한 광대역 분주기를 설계할 수 있다.Here, the gate width / length (W / L) of the feedback P-channel MOS transistor MPFB is reduced to weaken the pull-up strength, which means the ability to maintain the " 1 " level (high level), On the other hand, pull-down strength means the ability to maintain the " 0 " level (low level) by increasing the gate width / length W / L of the first N-channel MOS transistors MN1 and MN2. By increasing the voltage, the voltage at the TP1 point can be maintained at a logic " 0 ". By applying the above improved circuit, it is possible to design a wideband divider capable of operating at low and high frequencies.

전술한 바와 같은 본 발명이 적용되는 투 모듈러스 카운터는 2개의 분주값을 가지는 것을 의미하며, 이는 프로그램가능 분주기뿐만 아니라, 등과 같이, 카운터의 기능을 수행하는 카운터 또는 주파수 분주기에 적용될 수 있다.A two-modulus counter to which the present invention as described above is applied has two dividing values, which can be applied not only to a programmable divider, but also to a counter or frequency divider that performs a counter function.

상술한 바와 같은 본 발명에 따르면, 위상동기루프(PLL)의 프로그램 가능 분주기에 적용되며, 피드백(Feedback) P채널 MOS 트랜지스터를 사용하여 전하 재분포(Charge Sharing) 및 누설 전류(Leakage Current)에 의한 충전전압의 강하를보상할 수 있는 효과가 있다.According to the present invention as described above, it is applied to a programmable divider of a phase locked loop (PLL), and is used for charge sharing and leakage current using a feedback P-channel MOS transistor. There is an effect that can compensate for the drop in the charging voltage.

또한, 전하 재분포 및 누설 전류에 대해서도 전압 유지가 가능하므로 회로의 오동작을 방지할 수 있고, 또한, 고주파는 물론, 저주파 입력신호에 대해서도 정상동작이 가능할 수 있는 효과가 있다.In addition, since the voltage can be maintained for the charge redistribution and the leakage current, malfunction of the circuit can be prevented, and the normal operation can be performed not only for the high frequency but also for the low frequency input signal.

이상의 설명은 본 발명의 구체적인 실시 예에 대한 설명에 불과하고, 본 발명은 이러한 구체적인 실시 예에 한정되지 않으며, 또한, 본 발명에 대한 상술한 구체적인 실시 예로부터 그 구성의 다양한 변경 및 개조가 가능하다는 것을 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 쉽게 알 수 있다.The above description is only a description of specific embodiments of the present invention, and the present invention is not limited to these specific embodiments, and various changes and modifications of the configuration are possible from the above-described specific embodiments of the present invention. It will be apparent to those skilled in the art to which the present invention pertains.

Claims (2)

CK 입력단에 게이트단을 접속하고, 전원단에 소스단을 접속한 제1 P채널 MOS 트랜지스터(MP1);A first P-channel MOS transistor MP1 having a gate terminal connected to the CK input terminal and a source terminal connected to the power supply terminal; 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 드레인단을 접속하고, 제1 데이터(D1)단에 게이트단을 접속한 제1 N채널 MOS 트랜지스터(MN1);A first N-channel MOS transistor MN1 having a drain terminal connected to the drain terminal of the first P-channel MOS transistor MP1 and a gate terminal connected to the first data D1 terminal; 상기 제1 N채널 MOS 트랜지스터(MN1)의 소스단에 드레인단을 접속하고, 제2 데이터(D2)단에 게이트단을 접속한 제2 N채널 MOS 트랜지스터(MN2);A second N-channel MOS transistor MN2 having a drain terminal connected to a source terminal of the first N-channel MOS transistor MN1 and a gate terminal connected to a second data D2 terminal; 상기 전원단에 소스단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제2 P채널 MOS 트랜지스터(MP2);A second P-channel MOS transistor (MP2) having a source terminal connected to the power supply terminal and a gate terminal connected to a gate terminal of the first P-channel MOS transistor (MP1); 상기 제2 P채널 MOS 트랜지스터(MP2)의 드레인단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 게이트단을 접속한 제3 N채널 MOS 트랜지스터(MN3);A third N-channel MOS transistor MN3 having a drain terminal connected to the drain terminal of the second P-channel MOS transistor MP2 and a gate terminal connected to the drain terminal of the first P-channel MOS transistor MP1; 상기 제3 N채널 MOS 트랜지스터(MN3)의 소스단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제4 N채널 MOS 트랜지스터(MN4); 및A fourth N-channel MOS transistor MN4 having a drain terminal connected to a source terminal of the third N-channel MOS transistor MN3 and a gate terminal connected to a gate terminal of the first P-channel MOS transistor MP1; And 상기 전원단에 소스단을 접속하고, 상기 제3 N채널 MOS 트랜지스터(MN3)의 드레인단에 게이트단을 접속하며, 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 드레인단을 접속한 피드백 P채널 MOS 트랜지스터(MPFB)를 구비함을 특징으로 하는 프로그램가능 분주기의 투 모듈러스 카운터.Feedback connected to a source terminal to the power supply terminal, a gate terminal to a drain terminal of the third N-channel MOS transistor MN3, and a drain terminal to a drain terminal of the first P-channel MOS transistor MP1. A programmable modulator two modulus counter comprising a P-channel MOS transistor (MPFB). 제1항에 있어서,The method of claim 1, 상기 전원단에 소스단을 접속하고, 상기 제2 P채널 MOS 트랜지스터(MP2)의 드레인단에 게이트단을 접속한 제3 P채널 MOS 트랜지스터(MP3);A third P-channel MOS transistor (MP3) having a source terminal connected to the power supply terminal and a gate terminal connected to a drain terminal of the second P-channel MOS transistor (MP2); 상기 제1 P채널 MOS 트랜지스터(MP1)의 드레인단에 입력단을 접속한 제1 인버터(INV1);A first inverter INV1 having an input terminal connected to a drain terminal of the first P-channel MOS transistor MP1; 상기 제3 P채널 MOS 트랜지스터(MP3)의 드레인단에 드레인단을 접속하고, 상기 제1 인버터(INV1)의 출력단에 게이트단을 접속한 제5 N채널 MOS 트랜지스터(MN5);A fifth N-channel MOS transistor MN5 having a drain terminal connected to a drain terminal of the third P-channel MOS transistor MP3 and a gate terminal connected to an output terminal of the first inverter INV1; 상기 제5 N채널 MOS 트랜지스터(MN5)의 소스단에 드레인단을 접속하고, 상기 제1 P채널 MOS 트랜지스터(MP1)의 게이트단에 게이트단을 접속한 제6 N채널 MOS 트랜지스터(MN6);A sixth N-channel MOS transistor MN6 having a drain terminal connected to a source terminal of the fifth N-channel MOS transistor MN5 and a gate terminal connected to a gate terminal of the first P-channel MOS transistor MP1; 상기 제3 P채널 MOS 트랜지스터(MP3)의 드레인단에 입력단을 접속하고 제1 출력단(Q)에 출력단을 접속한 제2 인버터(INV2); 및A second inverter INV2 having an input terminal connected to a drain terminal of the third P-channel MOS transistor MP3 and an output terminal connected to a first output terminal Q; And 상기 제2 인버터(INV2)의 출력단에 입력단을 접속하고, 제2 출력단(QB)에 출력단을 접속한 제3 인버터(INV3);를 더 포함함을 특징으로 하는 프로그램가능 분주기의 투 모듈러스 카운터.And a third inverter (INV3) having an input connected to an output terminal of the second inverter (INV2) and an output terminal connected to a second output terminal (QB).
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