KR20020006992A - 어드레스 검출 테스트 모드 회로 - Google Patents

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Abstract

본 발명은 어드레스 검출 테스트 모드 회로에 관한 것으로, 특히, 노멀 워드 라인에 달려있는 셀과 리던던트 셀에 달려있는 셀간의 플레이트 쇼트를 기존의 리던던트 테스트 모드로 검출하지 못하는 문제점을 개선하기 위하여 특정한 어드레스시에 리던던시 테스트 모드로 엔트리되도록 하여 셀 플레이트의 쇼트성 에러를 조기에 검출할 수 있도록 하는 어드레스 검출 테스트 모드 회로에 관한 것이다.

Description

어드레스 검출 테스트 모드 회로{Adress detection test mode circuit}
본 발명은 어드레스 검출 테스트 모드 회로에 관한 것으로서, 특히, 노멀 테스트 모드 수행중에 특정 어드레스가 입력되면 자동적으로 리던던시 테스트 모드로 돌입할 수 있도록 하는 어드레스 검출 테스트 모드 회로에 관한 것이다.
일반적으로 수많은 미세 셀 중 한 개라도 결함이 있으면 디램으로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만, 디램의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 불량품으로 폐기한다는 것은 양품의 획득률(Yield)을 낮추는 비효율적인 처리 방식이다.
따라서, 이 경우 미리 디램내에 설치해둔 예비 메모리 셀을 이용하여 불량셀을 대체시킴으로써 양품의 획득률을 높이는 방식을 채용한 것을 리던던시(Redundancy)회로라 한다.
이러한 리던던시 회로는 셀 어레이 내부의 임의의 셀에 결함이 발생하게 되면, 결함 셀이 접속된 워드라인을 여분의 리던던시 워드라인으로 대체하여 결함을 보상하는 장치이다. 즉, 결함이 발생한 셀을 선택하는 로오(row) 어드레스가 소자 내부로 인가되면 결함 셀을 선택하는 정상적인 패스는 끊어지고 대신 로오 리던던시 회로가 동작하여 리페어(Repair)된 셀이 접속된 워드라인을 이네이블 시킴으로써 로오 리던던시 동작이 이루어진다. 이때, 리던던시 셀로 대체를 하기 전에 미리 노멀셀(Normal cell)과 리던던시 셀에 대한 테스트를 행하게 된다. 기존의 리던던시 테스트는 노멀셀 테스트 후에 리던던시 테스트로 들어가게 된다.
도 1은 이러한 종래의 메모리 셀 어레이의 구성을 나타낸다.
그 일예로, 가로, 세로 4k서브 워드라인(1k의 메인워드라인)과 512Y(2k컬럼)의 구조를 갖는 셀 어레이(Cell array)를 나타내고 있다.
도 2는 도 1과 같이 구성된 셀 어레이에 있어서, C08 및 C10 위치에 있는 매트(Mat) 구성도를 나타낸다. 각각의 매트는 제 1워드라인(wl0)에서부터 제 2워드라인(wl511)까지 512개의 서브 워드라인과, 제 1리던던트 메인 워드라인(rmwl0) 및 제 2리던던트 메인 워드라인(rmwl1)으로 이루어진 2개의 리던던트 메인 워드라인(rmwl)으로 구성된다.
도 3은 도 2의 매트 구성에서 C08 매트의 노멀 및 리던던시 경계 상태를 나타낸 도면이다. 도 3을 보면, C08 매트는 512개의 워드라인(wl512)과 4개의 리던던트 워드라인(rwl0~rwl3)으로 구성된 리던던트 메인 워드라인(rmwl0)으로 구성된다.
도 4는 셀의 플레이트(Plate)부가 쇼트(Short)됨을 보여주는 도면이다.
도 4를 보면, 워드라인(wl512)과 리던던트 워드라인(rwl0) 사이에는 단위 셀이 있는데, 이러한 단위 셀은 스위치 역할을 하는 트랜지스터(1)와, 전하를 축적하는 캐패시터(2)로 구성되어 있다. 그런데, 이러한 단위 셀은 공정 진행상 셀 플레이트부가 자주 쇼트가 나게 된다. 이때, 플레이트부가 쇼트일 경우는 셀캐패시터(2) 전압이 2배가 된다. 따라서, 리던던트 셀과 노멀셀 사이에 쇼트가 나게 되면 그 에러를 찾기가 힘들어진다.
그림 5는 종래의 테스트 모드 패턴에 대한 도면이다.
도 5의 노멀 동작시 사이클(cyc0)을 보면 0번지의 워드라인(wl0)을 띄우고 컬럼(Column) 방향으로 쭉 512개(wy0~wy511)의 wy(write y)를 수행한다. 마지막으로 pcg신호를 출력하게 된다. 그리고, 두번째 사이클(cyc1)을 보면 1번지의 워드라인(wl1)을 띄우고 컬럼(Column) 방향으로 쭉 512개(wy0~wy511)의 wy(write y)를 수행한다. 마지막으로 pcg신호를 출력하게 된다.
이러한 노멀 셀의 테스트 수행 후에 리던던트 커맨트 신호가 입력되면 리던던트 셀을 테스트 하게 된다. 리던던트 셀의 테스트시 리던던트 사이클(rcyc0)을 보면 0번지의 리던던트 워드라인(rwl0)을 띄우고 컬럼(Column) 방향으로 쭉 512개(wy0~wy511)의 wy(write y)를 수행한다. 마지막으로 pcg신호를 출력하게 된다. 그리고, 두번째 리던던트 사이클(rcyc8)을 보면 8번지의 리던던트 워드라인(rwl8)을 띄우고 컬럼(Column) 방향으로 쭉 512개(wy0~wy511)의 wy(write y)를 수행한다. 마지막으로 pcg신호를 출력하게 된다.
이러한 종래의 개별적 테스트는 노멀셀(cyc0~cyc4k)을 먼저 테스트 한 후 리던던트 테스트 커맨드 신호(xtest)가 입력되면 리던던트 셀(rcyc0~rcyc64)을 따로 테스트 하게 된다. 따라서, 워드라인(wl512)에 달린 셀과 리던던트 워드라인(rwl0)에 달린 셀 사이에 쇼트가 생길 경우에도 셀 캐패시터가 증가한다. 이 때문에 리던던트 워드라인(rwl0)에 달린 셀에 이상이 없다고 간주하여 나중 리던던트 워드라인(rwl0)에 있는 셀들을 노멀 셀과 대치를 하게 되면, 워드라인(wl512)과 이미 정상 셀로 쓰이는 리던던트 워드라인(rwl0)에 달려있는 셀에 데이타가 반대일 때는 쇼트로 인하여 오동작을 행하게 되는 문제점이 있다. 이를 보완하기 위하여 더미(Dummy) 셀등을 삽입하는 기술이 사용되기도 하지만, 칩 사이즈에 대한 부담이 생기게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 창출된 것으로, 노멀 테스트를 하기 전에 테스트 모드 플래그를 띄우고 노멀 셀을 데스트 하다가 특정한 어드레스가 입력되면 리던던시 테스트 모드로 엔트리(Entry)되고, 리던던트 영역이 지나게 되면 다시 노멀 모드의 테스트를 수행하도록 함으로써 셀 캡 노드의 쇼트성 패일(Fail)을 쉽게 알아 낼 수 있도록 하는 어드레스 검출 테스트 모드 회로를 제공함에 그 목적이 있다.
도 1은 일반적인 셀 어레이에 관한 블럭도,
도 2는 일반적인 매트의 구성도,
도 3은 일반적인 매트의 경계를 나타낸 도면,
도 4는 종래의 셀 플레이트부를 나타내는 도면,
도 5는 종래의 테스트 패턴에 관한 도면,
도 6은 본 발명에 따른 어드레스 검출 테스트 모드 회로의 테스트 패턴에 대한 도면,
도 7은 본 발명의 블럭도,
도 8은 본 발명의 단위 카운터에 관한 회로도,
도 9는 본 발명에 따른 플래그 발생부의 회로도,
도 10은 본 발명에 따른 엔트리 및 엑시트의 타이밍도,
도 11은 본 발명에 따른 레지스터부의 회로도 및 타이밍도,
도 12는 본 발명에 따른 카운터부의 회로도 및 타이밍도,
도 13은 본 발명에 따른 디코딩부의 회로도 및 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 플래그 발생부 20 : 레지스터부
30 : 카운터부 40 : 디코딩부
50 : 리던던트 로직
상기 목적을 달성하기 위하여, 본 발명에 의한 어드레스 검출 테스트 모드 회로는, 테스트 모드의 엔트리 및 엑시트를 수행하기 위하여 테스트 모드 플래그를 발생하는 플래그 발생부와, 플래그 발생부에서 발생된 플래그신호 및 리던던시 동작을 지시하는 로오 엑세스 입력에 따라 일정주기마다 제어신호를 출력하는 레지스터부와, 레지스터부로부터 인가된 제어신호에 따라 한 매트에 존재하는 메인 워드라인의 수에 대응하는 비트데이타를 출력하는 카운터부 및 카운터부로부터 인가된 비트데이타에 따라 이를 디코딩하여 리던던트 메인 워드라인 활성화신호를 출력하는 디코딩부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명의 테스트 모드 패턴에 대하여 나타내고 있다.
도 6을 보면, 노멀 테스트를 하기 전(cyc0)에 테스트 모드 플래그(xtest)를 띄우고 노멀 셀을 테스트(cyc0~cyc511) 하다가 어드레스 검출을 수행하고, 특정한 어드레스가 추출되면 리던던시 테스트 모드로 엔트리하여 리던던시 테스트 모드(rcyc0~rcyc7)를 수행한다. 또한, 리던던트 영역이 지나게 되면 다시 노멀 모드의 테스트(cyc512~cyc1023)를 수행한다. 이렇게 테스트를 수행하게 되면 기존의 별도의 테스트를 통해 발생하는 셀 캡 노드의 쇼트성 패일을 쉽게 알아 낼 수 있게 된다.
도 7은 본 발명의 구성을 나타내는 블럭도이다.
먼저, 어드레스에 대해서 자동적인 테스트 모드의 엔트리(Entry) 또는 엑시트(Exit)를 수행하기 위하여 그에 해당하는 비교 어드레스가 필요한데, 이를 수행하는 블럭이 플래그(Flag) 발생부(10)가 된다. 플래그 발생부(10)는 메인 워드라인을 선택해주도록 하는 PX어드레스 신호, pcg신호 및 XTEST신호가 입력되어 플래그 신호인 TEX신호를 출력한다. 또한, 레지스터(Register)부(20)에서는 플래그 발생부(10)에서 발생된 플래그인 텍스(TEX) 신호와, 로오 엑세스(Row access) 명령을 알리는 엑트(act)라는 신호를 인가받아 4번의 주기만에 한번씩 XACT신호가 뜨도록 한다. 4번의 주기만에 신호를 발생하는 이유는 리던던트를 수행하는 단위가 메인워드라인(mwl)단위이기 때문이다. 메인 워드라인은 4개의 서브 워드라인을 가지게 되는데, 4번의 엑트(로 엑세스)가 이루어져야 1번에 해당하는 메인 워드라인의 주소가 바뀌어진다. 즉, 기준되는 엑트신호가 서브워드라인 단위로 뜨는 신호이다. 따라서, 카운터(Counter)부(20)는 한 매트(C00~088)에 존재하는 리던던트 메인 워드라인의 갯수에 따라 카운터의 갯수가 결정이 된다. 그 리던던트 메인 워드라인이 2개 있으면 1비트의 카운터만 존재하여 XACT가 한번씩 바뀔때 마다 1(X1),0(X0)을 번갈아 수행한다. 본 발명의 카운터는 리던던트 메인 워드라인(rmwl)이 4개일 때를 기준으로 한다. 따라서, 리던던트 메인 워드라인을 4개를 번갈아 수행하기 위해서는 2비트의 카운터가 필요하게 된다. 또한, 디코딩부(Decoding;40)는 카운터부(30)의 출력부에서 나오는 2비트의 신호(X1,X0)를 4개의 신호로 디코딩해주게 된다. 디코딩부(40)를 거친 신호는 리던던트 워드라인 활성화 신호인 xred<0:3>신호를 출력함으로써 리던던트 메인 워드라인(rmwl)을 띄우도록 하는 이네이블 신호를 출력한다. 따라서, 리던던트 로직(50)을 활성화시키게 된다.
도 8은 도 7의 구성에 있어서 플래그 발생부(10)에 대한 상세 회로도이다.
도 8을 보면, 플래그 발생부(10)에서의 엔트리부(60)와 엑시트부(70)를 나타내고 있다. 엔트리부(60)는 PX01<0>과 PX23<3>의 어드레스를 입력받아 논리곱하여 출력하는 제 1앤드게이트(61)와, PX456<3>과 PX78<3>의 어드레스를 입력받아 논리곱하여 출력하는 제 2앤드게이트(62)와, 제 1앤드게이트(61)와 제 2앤드게이트(62)로부터 출력된 두 신호를 논리곱하여 PX어드레스(pxadd)를 출력하는 제 3앤드게이트(63)를 구비한다. 그리고, 제 3앤드게이트(63)로부터 입력된 pxadd신호와 XTEST신호, 및 pcg신호를 입력받아 낸드 연산하여 출력하는 제 1낸드 게이트(64)와, 제 1낸드 게이트(64)와 제 4낸드 게이트(72)의 출력단자로부터 입력된 두 신호를 낸드 연산하여 TEX신호를 출력하는 제 2낸드 게이트(65)를 구비한다. 또한, 엑시트부(70)는 pcg신호, PX01<3> 및 리던던트 워드라인 활성화 신호인 xred<3>신호를 입력받아 낸드 연산하는 제 3낸드 게이트(71)와, 제 3낸드 게이트(71)의 출력신호와 제 2낸드 게이트(65)의 출력단자를 그 입력으로 하고, 그 출력단이 제 2낸드 게이트의 입력단자와 연결된 제 4낸드게이트(72)를 구비하여 이루어진다.
이러한 구성에 있어서, 엔트리부(60)의 PX23<3>이라는 어드레스는 어드레스 2,3에 대한 데이타가 1,1이 들어왔을 때 디코딩을 거쳐서 발생하는 신호이다. 만일 이 데이타가 0,0이 들어왔다면 PX23<0>이 뜨게 된다. 도 8에 도시한 PX23<3>, PX456<3>, PX78<3>신호는 어드레스가 각각 1111111이 입력되었을 경우이다. 이는 메인 워드라인(mwl)을 선택해주는 입력으로서 한 매트내에 마지막 메인 워드라인이 선택되었을 경우에 해당하는 어드레스이다. PX01<0>은 메인 워드라인에 달려있는 워드라인 코딩을 말하는 것으로서, 한 매트의 마지막 메인 워드라인의 첫째 워드라인이 선택되었을 때의 코딩 조건이 된다. 도 9를 보면, 이 어드레스로 엑트(act)가 수행되고, pcg(Precharge command;워드라인 리셋)신호가 뜨게 될때 SR래치인 제 2낸드 게이트(65) 및 제 4낸드 게이트(72)를 통해서 엔트리(Entry) 모드로 돌입하여 TEX신호를 하이로 출력하게 된다.
또한, 도 9를 참조하면, 엑시트(Exit)부(70)는 한 매트의 맨 마지막 리던던트 메인 워드라인과 마지막 워드라인이 발생하는 코딩에서 pcg를 받아서 수행된다.이 마지막 워드라인이 뜨고 나면 다시 새로운 매트에 노멀 어드레스에 해당하는 명령을 수행할 수 있게 된다. 다음 매트로 넘어가 다시 리던던트 워드라인의 4번째에 해당되는 주소가 되면 다시 pcg명령을 받아서 수행을 반복한다.
도 10은 도 7의 구성에 있어서 레지스터부(20)에 관한 회로도로서, 플립플롭(80~83)을 이용하여 레지스터를 구현한 회로도이다. 4개의 플립플롭(80~83)은 각각 엑트(ACT)신호를 그 클럭 단자(C)로 입력받고, 입력단자(D)는 TEX신호를 입력받으며, 리셋단자(R)가 각각 연결되어 있다. 그리고, 제 4플립플롭(83)의 출력단자(Q)에는 제 1딜레이부(84)와 제 1인버터(85)가 연결되어 제 4플립플롭(83)으로부터 출력된 신호를 지연하여 이를 반전시킨 후 각각의 플립플롭(80~83)의 리셋단자(R)로 입력시킨다. 또한, 제 4플립플롭(83)의 출력단에는 제 2딜레이부(86)과 제 2인버터(87)를 구비하여 그 출력신호를 앤드 게이트(88)로 출력한다. 앤드게이트(88)는 제 2인버터(87)로부터 반전된 신호와 제 4플립플롭(83)으로부터 출력된 신호를 입력받아 XACT신호를 출력하게 된다.
도 10의 타이밍도를 참조하여 설명하자면, 텍스(TEX)와 엑트(ACT)신호가 하이로 인에이블 되면 4개의 플립플롭(80~83)으로 인하여 4번의 엑트가 이네이블 된 후에 XACT신호가 뜨게 된다. 또한, 제 4플립플롭(3)의 출력신호인 Q가 이네이블 된 후 RB신호로 플립플롭(80~83)의 출력들을 전부 리셋하여 다시 4번째 사이클 주기까지 기다렸다가 XACT가 뜨게 된다.
도 11은 도 7의 구성에 있어서, 2비트 카운터부(30)의 회로도 및 타이밍도이다.
우선 도 12의 단위 카운터에 관한 회로도를 보면, 단위카운터(90,91)는 cb신호와 플림플롭(92)의 출력신호를 입력받아 익스클루시브 오아 연산하여 출력하는 익스클루시브 오아 게이트(93)와, 익스클루시브 오아 게이트(93)로부터 출력된 신호와 제 1인버터(96)에서 반전된 신호를 입력받아 제 2인버터(95)에 데이타를 전송하는 제 1전송 게이트(94)와, 제 2인버터(95)로부터 반전된 신호를 입력받고, 그 클럭 단자로 XACT신호를 입력받아 Q단자로 출력신호를 출력하는 플립플롭(92)을 구비한다. 그리고, pu신호를 입력받고, 제 1인버터(96)로부터 반전된 신호를 입력받아 그 출력신호를 제 2인버터(94)로 출력하는 제 2전송게이트(98)를 구비한다.
이러한 단위 카운터(90,91)는 각각 그 입력단자를 통하여 XACT신호를 입력받는다. 그리고, TEX신호를 입력받아 지연하여 출력하는 딜레이부(100)와, TEX신호 및 딜레이부(100)로부터 반전된 신호를 입력받아 논리곱 연산하여 출력하는 앤드게이트(102)를 구비한다. 또한, 앤드 게이트(102)의 출력단자는 각각의 단위 카운터(90,91)의 pu단자에 공통으로 연결된다. 또한, 제 2단위카운터의 cb단자는 접지되어 있으며, 그 출력단자는 제 2인버터(99)를 통하여 반전된 신호가 제 1단위 카운터(90)의 cb단자에 입력된다.
이러한 구성을 갖는 카운터부(30)의 동작 과정을 도 11의 타이밍도를 참조하여 설명하자면, 단위 카운터(90)에서 pu신호가 뜨게 되면 초기 값을 0으로 가지고 있다가 XACT신호가 들어오게 되면 출력을 Q로 내보낸다. Q의 값은 익스클루시브 오아(exclusive OR;93)의 입력으로 다시 들어오게 되는데, XO에 해당하는 단위 카운터(91)의 Cb는 Vss에 물리게 되어 있어서 X0의 출력을 받아 인버팅시켜 Cb에 물리게 되어 있다. X0가 1로 판단될 경우에만 X2가 변화하는 로직이므로 X1,X0데이타가 초기에 0,0에서 0,1 1,0 1,1로 변하는 2비트 카운터가 된다. 한 매트내에서 2개의 리던던트 메인 워드라인이 존재한다면 1비트가 필요하고 4개 이상이 되면 2비트 이상의 카운터가 필요하게 되는데, 본 발명은 4개의 리던던트 메인 워드라인이 있다고 가정한다.
도 13은 도 7의 구성에 있어서 디코딩부(40)에 관한 회로도 및 타이밍도이다.
도 13의 디코딩부(40)는 카운터부(30)로부터 X0,X1의 데이타를 입력받아 이를 반전시키는 제 1인버터(110) 및 제 2인버터(111)와, 제 1인버터(110) 및 제 2인버터(111)로부터 반전된 신호를 각각 입력받아 이를 논리곱 연산하여 xred0신호를 출력하는 제 1앤드 게이트(112)를 구비한다. 그리고, 제 2앤드게이트(113)는 X0데이타와 제 2인버터(111)로부터 반전된 데이타를 입력받아 논리곱 연산하여 xred1신호를 출력하고, 제 3앤드게이트(114)는 제 1인버터(110)와 X1데이타를 인가받아 논리곱 연산하여 xred2신호를 출력하며, 제 4앤드게이트(115)는 X0,X1데이타를 인가받아 이를 논리곱 연산하여 xred3신호를 출력한다. 또한, PMOS트랜지스터(116)는 TEX신호를 그 게이트 단자로 입력받고, 그 소스 단자로 전원전압(VDD)을 인가받으며 NMOS트랜지스터(117)와 그 드레인 단자가 공통연결되어있다. NMOS트랜지스터(117)는 그 게이트 단자를 통하여 XACT신호를 입력받고, 소스 단자가 접지되어 있다. 이 PMOS트랜지스터(116)와 NMOS트랜지스터(117)의 공통 드레인 단자는 제 3인버터(118) 및 제 4인버터(119)인 래치를 구비하여 각각의 앤드 게이트(112~115)의 입력단자에 인에이블 신호를 출력한다.
이러한 디코딩부(40)의 동작 과정을 도 13의 타이밍도를 참조하여 설명하자면 다음과 같다.
디코딩부(40)는 카운터부(30)의 출력을 받아서 디코딩 하는데 있어서 XACT신호가 NMOS트랜지스터(117)으로 들어와서 이네이블 되고 디세이블 신호는 TEX의 로우 레벨을 PMOS트랜지스터(116)가 받아서 수행하게 된다. XACT신호가 일정 주기로 이네이블되면 X0,X1데이타가 이네이블 되고, 앤드게이트(112~115)의 출력에 따라 xred0, xred1, xred2, xred3신호가 차례로 이네이블 된다. 따라서, 리던던트 워드라인 활성화 신호를 리던던트 로직(50)으로 출력하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 어드레스 검출 테스트 모드 회로는, 특정한 어드레스시에 리던던시 테스트 모드로 엔트리되도록 하여 셀 플레이트 쇼트성 에러를 조기에 검출할 수 있도록 하고, 테스트 타임도 단축할 수 있으며, 더미 셀을 이용하는 방식에 비하여 면적을 줄일 수 있는 효과를 제공한다.

Claims (5)

  1. 테스트 모드의 엔트리 및 엑시트를 수행하기 위하여 테스트 모드 플래그를 발생하는 플래그 발생부;
    상기 플래그 발생부에서 발생된 플래그신호 및 리던던시 동작을 지시하는 로오 엑세스 입력에 따라 일정주기마다 제어신호를 출력하는 레지스터부;
    상기 레지스터부로부터 인가된 제어신호에 따라 한 매트에 존재하는 메인 워드라인의 수에 대응하는 비트데이타를 출력하는 카운터부; 및
    상기 카운터부로부터 인가된 비트데이타에 따라 이를 디코딩하여 리던던트 메인 워드라인 활성화신호를 출력하는 디코딩부를 포함하는 어드레스 검출 테스트 모드 회로.
  2. 제 1 항에 있어서, 상기 플래그 발생부는
    메인 워드라인 선택신호의 입력에 따라 한 매트의 마지막 메인 워드라인의 첫째 워드라인이 선택시 리던던시 명령이 수행되며, pcg입력에 따라 엔트리 모드로 돌입하는 엔트리부; 및
    한 매트의 맨 마지막 리던던시 메인 워드라인과 마지막 워드라인이 발생하는 코딩에서 pcg신호를 입력받아 엑시트모드로 돌입하는 엑시트부를 구비함을 특징으로 하는 어드레스 검출 테스트 모드 회로.
  3. 제 1 항에 있어서, 상기 레지스터부는
    상기 플래그발생부로부터 인가되는 리던던스 동작 명령에 따라 상기 플래그신호의 일정 사이클마다 레지스터 신호를 출력하는 플립플롭을 구비함을 특징으로 하는 어드레스 검출 테스트 모드 회로.
  4. 제 1 항에 있어서, 상기 카운터부는
    상기 레지스터부로부터 인가되는 신호에 따라 일정비트의 카운터 신호를 출력하는 단위카운터를 구비함을 특징으로 하는 어드레스 검출 테스트 모드 회로.
  5. 제 1 항에 있어서, 상기 디코딩부는
    상기 카운터부로부터 인가되는 신호에 따라 플래그신호를 이네이블 또는 디세이블 시키는 트랜지스터; 및
    상기 카운터부로부터 비트 데이타를 입력받고, 상기 트랜지스터의 이네이블 신호에 따라 리던던트 워드라인 활성화 신호를 순차적으로 출력하도록 하는 앤드 게이트를 구비함을 특징으로 하는 어드레스 검출 테스트 모드 회로.
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