KR20020003611A - Method of doping a polysilicon layer for a electrode in a semiconductor device - Google Patents
Method of doping a polysilicon layer for a electrode in a semiconductor device Download PDFInfo
- Publication number
- KR20020003611A KR20020003611A KR1020000034263A KR20000034263A KR20020003611A KR 20020003611 A KR20020003611 A KR 20020003611A KR 1020000034263 A KR1020000034263 A KR 1020000034263A KR 20000034263 A KR20000034263 A KR 20000034263A KR 20020003611 A KR20020003611 A KR 20020003611A
- Authority
- KR
- South Korea
- Prior art keywords
- temperature
- chamber
- polysilicon layer
- doping
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 59
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000137 annealing Methods 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000000630 rising effect Effects 0.000 abstract description 4
- 239000002019 doping agent Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 소자의 전극용 폴리실리콘층 도핑 방법에 관한 것으로, 특히 반도체 소자의 전극으로 사용하기 위해 폴리실리콘을 증착하고 불순물을 도핑할때 불순물이 특정 부분에 집중되는 것을 방지하여, 후속 식각 공정 후 기판 상에 폴리실리콘이 잔류하지 않도록 하기 위한 반도체 소자의 전극용 폴리실리콘층 도핑 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of doping polysilicon layers for electrodes of semiconductor devices, and in particular, to deposit polysilicon for use as electrodes of semiconductor devices and to prevent impurities from concentrating on specific portions when doping impurities. The present invention relates to a method for doping polysilicon layers for electrodes of semiconductor devices to prevent polysilicon from remaining on the substrate.
일반적으로, 노트북 카드, 디지털 카메라, 셀룰러 폰, 네트워크 카드, 컴퓨터 등의 BIOS칩 등을 제조하기 위한 DRAM, 플래쉬 메모리 등의 제품에는 전극 재료로서 폴리실리콘이나 폴리실리콘과 금속 실리사이드의 적층 구조를 사용하고 있다.In general, a multilayer structure of polysilicon, polysilicon, and metal silicide is used as an electrode material for products such as DRAM and flash memory for manufacturing BIOS chips such as notebook cards, digital cameras, cellular phones, network cards, computers, and the like. have.
일반적으로 반도체 소자의 전극으로 사용되는 폴리실리콘층 형성방법을 개략적으로 설명하면 다음과 같다.In general, a method of forming a polysilicon layer used as an electrode of a semiconductor device will be described as follows.
하부구조가 형성된 기판 상에 폴리실리콘을 증착하고, 불순물을 도핑한다. 이후, 불순물이 도핑된 폴리실리콘층 상에 금속 실리사이드층을 형성하고, 전극용 마스크를 이용하여 금속 실리사이드층 및 불순물이 도핑된 폴리실리콘층을 식각한다.Polysilicon is deposited on the substrate on which the substructure is formed and doped with impurities. Subsequently, a metal silicide layer is formed on the polysilicon layer doped with impurities, and the metal silicide layer and the polysilicon layer doped with impurities are etched using an electrode mask.
여기에서, 폴리실리콘에 불순물을 도핑하는 공정과정을 도 1을 참조하여 설명하면 다음과 같다.Herein, a process of doping impurities in polysilicon will be described with reference to FIG. 1.
도 1은 종래의 반도체 소자의 전극용 폴리실리콘층 도핑 방법을 설명하기 위해 도시한 레시피도이다.1 is a recipe diagram illustrating a method of doping a polysilicon layer for electrodes of a conventional semiconductor device.
먼저, 폴리실리콘이 증착된 웨이퍼를 800℃의 온도로 세팅된 챔버 내에 로딩한다. 이후, 분당 10℃의 온도 상승률로 램프업하여 850℃까지 온도가 상승하면 약 3분동안 불순물 도핑 및 어닐링 공정을 실시한다. 다음에, 분당 10℃의 온도 하강율로 램프다운하여 800℃까지 온도가 하강하면 챔버로부터 웨이퍼를 언로딩시킨다.First, a polysilicon deposited wafer is loaded into a chamber set at a temperature of 800 ° C. Subsequently, when the temperature rises to 850 ° C. at ramp rate of 10 ° C. per minute, the doping and annealing processes are performed for about 3 minutes. The wafer is then ramped down at a temperature drop rate of 10 ° C. per minute and unloaded from the chamber when the temperature drops to 800 ° C.
그런데, 이와 같은 폴리실리콘층 도핑 공정에서, 폴리실리콘층에 도핑한 불순물이 폴리실리콘층 표면의 특정 부분에 불순물이 집중되며, 이 집중된 불순물이 후속 식각 공정시 금속 실리사이드층과의 계면에서 식각 저지현상을 일으키게 된다. 이에 의해, 식각 공정 후 폴리실리콘층이 완전히 제거되지 않고 잔류하게 되며, 이에 따라 ISB 패일이 유발되고 소자의 수율이 감소하는 문제점이 있다.However, in such a polysilicon layer doping process, impurities doped in the polysilicon layer are concentrated on a specific portion of the surface of the polysilicon layer, and the concentrated impurities are etch-stopped at the interface with the metal silicide layer in a subsequent etching process. Will cause. As a result, the polysilicon layer remains after the etching process is not completely removed, thereby causing an ISB fail and reducing the yield of the device.
따라서, 본 발명은 반도체 소자의 전극으로 사용되는 폴리실리콘층 형성 후 불순물을 도핑할 때 불순물 도핑 레시피를 변경하여 폴리실리콘층 형성 후 도핑하는 불순물이 폴리실리콘층의 특정 부위에 집중되지 않도록 하여 후속 식각 공정 후 폴리실리콘 잔류물이 발생하지 않도록 하는 반도체 소자의 전극용 폴리실리콘층 도핑 방법을 제공하는데 그 목적이 있다.Therefore, in the present invention, when doping impurities after forming the polysilicon layer used as the electrode of the semiconductor device, the doping impurity is changed so that the doping impurities after forming the polysilicon layer are not concentrated on a specific portion of the polysilicon layer, and subsequently etched SUMMARY OF THE INVENTION An object of the present invention is to provide a method for doping polysilicon layers for electrodes of a semiconductor device such that polysilicon residues do not occur after the process.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 전극용 폴리실리콘층 도핑 방법은 반도체 소자의 전극으로 사용하기 위한 폴리실리콘이 증착된 웨이퍼가 제공되는 단계; 상기 웨이퍼를 800℃의 온도로 세팅된 챔버 내에 로딩하는 단계; 상기 챔버 내의 온도를 분당 5℃의 온도 상승률로 1차 램프업시켜 제 1 어닐링 온도가 되면 5 내지 6분동안 불순물 도핑 및 제 1 어닐링 공정을 실시하는 단계; 상기 불순물 도핑 및 제 1 어닐링 공정이 완료되면, 분당 5℃의 온도 상승률로 2차 램프업시켜 상기 챔버 내의 온도가 제 2 어닐링 온도가 되면, 5 내지 10분 동안 제 2 어닐링 공정을 실시하는 단계; 및 상기 제 2 어닐링 공정이 완료되면, 분당 2.5℃의 온도 하강율로 램프다운시켜 상기 챔버 내의 온도가 800℃까지 하강하면 웨이퍼를 챔버로부터 언로딩하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Polysilicon layer doping method for electrodes of a semiconductor device according to the present invention for achieving the above object is provided with a polysilicon deposited wafer for use as an electrode of the semiconductor device; Loading the wafer into a chamber set at a temperature of 800 ° C .; First ramping up the temperature in the chamber at a rate of temperature increase of 5 ° C. per minute to perform impurity doping and first annealing processes for 5 to 6 minutes when the first annealing temperature is reached; When the impurity doping and first annealing process is completed, performing a second annealing process for 5 to 10 minutes when the temperature in the chamber reaches the second annealing temperature by ramping up secondary at a temperature rising rate of 5 ° C. per minute; And when the second annealing process is completed, ramping down at a temperature drop rate of 2.5 ° C. per minute and unloading the wafer from the chamber when the temperature in the chamber drops to 800 ° C.
도 1은 종래의 반도체 소자의 전극용 폴리실리콘층 도핑 방법을 설명하기 위해 도시한 레시피도.1 is a recipe diagram for explaining a polysilicon layer doping method for electrodes of a conventional semiconductor device.
도 2는 본 발명에 따른 반도체 소자의 전극용 폴리실리콘층 도핑 방법을 설명하기 위해 도시한 레시피도.Figure 2 is a recipe diagram for explaining a polysilicon layer doping method for electrodes of a semiconductor device according to the present invention.
도 3a 및 3b는 폴리실리콘층 도핑 방법에 따른 폴리실리콘층 깊이에 대한 인 농도 분포를 설명하기 위해 도시한 그래프.3A and 3B are graphs illustrating the phosphorus concentration distribution with respect to the polysilicon layer depth according to the polysilicon layer doping method.
도 4a 및 4b는 폴리실리콘층 도핑 방법에 따른 폴리실리콘층 프로파일 변화를 설명하기 위해 도시한 셈(SEM) 사진.4A and 4B are SEM (SEM) photographs illustrating the change in polysilicon layer profile according to the polysilicon layer doping method.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2는 본 발명에 따른 반도체 소자의 전극용 폴리실리콘층 도핑 방법을 설명하기 위해 도시한 레시피도이다.2 is a recipe diagram illustrating a method of doping a polysilicon layer for electrodes of a semiconductor device according to the present invention.
도시된 바와 같이, 폴리실리콘이 증착된 웨이퍼를 800℃의 온도로 세팅된 챔버 내에 로딩한다. 이후, 분당 5℃의 온도 상승률로 1차 램프업시켜 제 1 어닐링 온도인 850℃가 되면 5 내지 6분동안 불순물 도핑 및 제 1 어닐링 공정을 실시한다. 불순물 도핑 및 제 1 어닐링 공정이 완료되면, 분당 5℃의 온도 상승률로 2차 램프업시켜 제 2 어닐링 온도인 900℃가 되면, 5 내지 10분 동안 제 2 어닐링 공정을 실시한다. 제 2 어닐링 공정이 완료되면, 분당 2.5℃의 온도 하강율로 램프다운시켜 챔버 내의 온도가 800℃까지 하강하면 웨이퍼를 챔버로부터 언로딩한다.As shown, the polysilicon deposited wafer is loaded into a chamber set at a temperature of 800 ° C. Thereafter, the primary ramp-up is performed at a temperature rising rate of 5 ° C. per minute, and when the first annealing temperature is 850 ° C., impurity doping and first annealing processes are performed for 5 to 6 minutes. After the impurity doping and the first annealing process are completed, the secondary ramp-up is performed at a rate of temperature rise of 5 ° C. per minute, and when the second annealing temperature is 900 ° C., the second annealing process is performed for 5 to 10 minutes. When the second annealing process is complete, ramp down to a temperature drop rate of 2.5 ° C. per minute to unload the wafer from the chamber when the temperature in the chamber drops to 800 ° C.
도 3a 및 3b는 폴리실리콘층 도핑 방법에 따른 폴리실리콘층 깊이에 대한 인농도 분포를 설명하기 위해 도시한 그래프이다.3A and 3B are graphs illustrating the phosphorus concentration distribution with respect to the polysilicon layer depth according to the polysilicon layer doping method.
도 3a에 도시된 바와 같이, 종래에는 850℃의 온도에서 1회의 어닐링을 실시하였으며, 본 발명에서는 850℃ 및 900℃에서 2회의 어닐링을 실시하였다. 850℃에서 어닐링을 실시한 경우 활성화된 불순물 농도는 2.84E20Atoms/sq인 반면, 900℃에서 어닐링을 실시한 경우 활성화된 불순물의 농도는 1.35E20Atoms/sq로, 900℃에서 어닐링을 실시한 경우 850℃에서 어닐링을 실시한 경우보다 불순물이 2배정도 확산되는 것을 알 수 있다.As shown in Figure 3a, conventionally, one annealing was performed at a temperature of 850 ℃, in the present invention, two annealing was performed at 850 ℃ and 900 ℃. When annealing was performed at 850 ° C, the activated impurity concentration was 2.84E20Atoms / sq, whereas when annealing was performed at 900 ° C, the activated impurity concentration was 1.35E20Atoms / sq, and when annealing was performed at 900 ° C, the annealing was performed at 850 ° C. It can be seen that the impurities diffuse about twice as much as the case where they were carried out.
일반적으로, 고온에서 어닐링을 실시할 경우 폴리실리콘 내의 그래인이 성장하고 재결정화가 일어나게 되며, 이에 의해 그래인 바운더리 영역이 증가하게 된다. 그러므로, 불순물이 그래인 내부보다는 그래인 바운더리에 존재할 가능성이 많아지게 된다. 또한, 그래인 바운더리에 존재하는 불순물의 경우는 활성화되지 않으므로 도 3a에서 알 수 있는 것과 같이, 900℃ 어닐링의 경우 불순물 성분이 매우 용이하게 확산되는 것을 확인할 수 있다.In general, when annealing is performed at a high temperature, grains in polysilicon grow and recrystallization, thereby increasing grain boundary areas. Therefore, impurities are more likely to be present in grain boundaries than in grains. In addition, in the case of impurities present in the grain boundary is not activated, as can be seen in Figure 3a, in the case of 900 ℃ annealing it can be confirmed that the impurity component is very easily diffused.
즉, 폴리실리콘을 증착하고 POCl3과 같은 불순물을 도핑할 때 본 발명을 적용하는 경우에는 불순물 도핑 후 폴리실리콘층 표면에 형성된 P2O5와 같은 인 성분이 특정 부위에 집중되지 않고 폴리실리콘 그래인 바운더리 사이를 통해 용이하게 확산될 수 있는 것이다. 또한, 후속 식각 공정 진행 후 폴리실리콘 잔류물이 존재하지 않음을 알 수 있다.That is, in the case of applying the present invention when depositing polysilicon and doping impurities such as POCl 3 , the phosphorus component such as P 2 O 5 formed on the surface of the polysilicon layer after the doping of impurities is not concentrated in a specific region, It can be easily spread between the boundaries. It can also be seen that no polysilicon residue is present after the subsequent etching process.
도 3b는 본 발명에서 제시한 2단계 어닐링 공정을 적용하는 경우 어닐링 시간에 따른 인 농도 분포 경향을 관찰한 그래프이다.Figure 3b is a graph observing the tendency of phosphorus concentration distribution according to the annealing time when applying the two-step annealing process proposed in the present invention.
도시된 것과 같이, 어닐링 공정을 5분간 실시한 경우보다 20분간 실시한 경우에 활성화된 불순물(예를 들어, POCl3)의 농도가 높은데, 이는 열 버젯(Thermal Budget)이 클 경우 그래인 바운더리 영역에 존재하는 도펀트들이 그래인 내부로 열역학적 구동 포스(drive force)에 의해 확산될 가능성, 즉 불순물의 재분포가 일어날 가능성이 많으므로, 900℃의 온도에서 20분 동안 어닐링을 실시할 경우 활성화된 인의 농도가 높은 것으로 보인다. 간단히 요약하자면, 어닐링 공정을 20분동안 진행한 경우보다 5분동안 진행한 경우에 확산이 더욱 용이하게 일어남을 확인 할 수 있다.As shown, the concentration of activated impurities (eg, POCl 3 ) is higher when the annealing process is carried out for 20 minutes than when the annealing process is performed for 5 minutes, which is present in the grain boundary area when the thermal budget is large. Since dopants are more likely to diffuse into the grain by thermodynamic drive force, that is, redistribution of impurities, annealing for 20 minutes at a temperature of 900 ° C. Seems high. In short, it can be seen that diffusion occurs more easily when the annealing process is performed for 5 minutes than when the annealing process is performed for 20 minutes.
도 4a 및 4b는 폴리실리콘층 도핑 방법에 따른 폴리실리콘층 프로파일 변화를 설명하기 위해 도시한 셈(SEM) 사진이다.4A and 4B are SEM (SEM) photographs illustrating the change of the polysilicon layer profile according to the polysilicon layer doping method.
도 4a는 불순물 도핑 후 850℃에서 1회의 어닐링 공정만을 실시하고, 식각 공정을 실시한 후의 프로파일을 나타내고, 도 4b는 불순물 도핑 후 850℃ 및 900℃에서 2회의 어닐링 공정을 실시하고 식각 공정을 실시한 후의 프로파일을 나타낸다.Figure 4a shows the profile after performing only one annealing process at 850 ℃ after the impurity doping, the etching process, Figure 4b shows after performing the etching process after performing two annealing processes at 850 ℃ and 900 ℃ after the impurity doping Represents a profile.
본 발명은 폴리실리콘에 도핑되는 불순물의 분포가 균일하도록 2회의 어닐링 공정을 실시하기 때문에, 전극 형성을 위한 식각 공정 후 금속 실리사이드층과 폴리실리콘층 계면에서 식각 저지 현상이 일어나는 것을 방지할 수 있다.In the present invention, since the annealing process is performed twice so that the distribution of impurities doped into the polysilicon is uniform, the etch stop phenomenon may be prevented from occurring at the interface between the metal silicide layer and the polysilicon layer after the etching process for forming the electrode.
결국, 도 4b와 같이 2회의 어닐링을 실시한 경우 폴리실리콘 잔류물이 발생되지 않고, 식각된 전극의 프로파일이 양호한 것을 알 수 있다.As a result, when the annealing is performed twice as shown in FIG. 4B, no polysilicon residue is generated, and the etched electrode has a good profile.
상술한 바와 같이, 본 발명에 의하면 반도체 소자의 전극용으로 사용되는 폴리실리콘에 불순물을 도핑한 후 2회의 어닐링 공정을 진행함에 따라 폴리실리콘이 도핑되는 불순물의 분포를 균일하게 할 수 있다. 따라서, 전극 패터닝을 위한 식각 공정시 금속 실리사이드층과 폴리실리콘층 계면에서 불순물 집중에 의한 식각 저지 현상을 방지할 수 있어, 식각 공정 후 폴리실리콘 잔류물이 발생하는 것을 방지할 수 있고, 전극의 프로파일을 양호하게 할 수 있고, 이에 따라 소자의 수율을 증가시킬 수 있다.As described above, according to the present invention, the polysilicon used for the electrode of the semiconductor device may be doped with impurities, followed by two annealing processes, thereby making it possible to uniformly distribute the impurities doped with the polysilicon. Therefore, during the etching process for electrode patterning, it is possible to prevent the etch stop phenomenon due to the concentration of impurities at the interface of the metal silicide layer and the polysilicon layer, thereby preventing the occurrence of polysilicon residues after the etching process, and the profile of the electrode. Can be made favorable, and the yield of an element can be increased accordingly.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034263A KR20020003611A (en) | 2000-06-21 | 2000-06-21 | Method of doping a polysilicon layer for a electrode in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034263A KR20020003611A (en) | 2000-06-21 | 2000-06-21 | Method of doping a polysilicon layer for a electrode in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020003611A true KR20020003611A (en) | 2002-01-15 |
Family
ID=19673055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000034263A KR20020003611A (en) | 2000-06-21 | 2000-06-21 | Method of doping a polysilicon layer for a electrode in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020003611A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200454042Y1 (en) * | 2009-03-26 | 2011-06-14 | 주식회사 엘에스네트웍스 | Jokgu shoes |
-
2000
- 2000-06-21 KR KR1020000034263A patent/KR20020003611A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200454042Y1 (en) * | 2009-03-26 | 2011-06-14 | 주식회사 엘에스네트웍스 | Jokgu shoes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372611B1 (en) | Semiconductor manufacturing method including gettering of metal impurities | |
| KR19990072884A (en) | Method for producing a polycrystalline silicon structure | |
| JPH09106984A (en) | Formation of element isolating insulating film in semiconductor device | |
| US8710626B2 (en) | Semiconductor device having trapezoidal shaped trenches | |
| JP2002343962A (en) | Semiconductor integrated circuit device and its manufacturing method | |
| US7737012B2 (en) | Manufacturing method of a semiconductor device | |
| US6066576A (en) | Method for forming oxide using high pressure | |
| JP2724264B2 (en) | Method of reducing contact resistance of integrated circuit and method of forming ohmic metal contact to semiconductor | |
| KR20020003611A (en) | Method of doping a polysilicon layer for a electrode in a semiconductor device | |
| TW202036785A (en) | Flash memory device and method for manufacturing the same | |
| CN108630535B (en) | Semiconductor structure and forming method thereof | |
| KR20080058531A (en) | The fabricating method of flash memory cell | |
| US20040152343A1 (en) | Method of manufacturing semiconductor device | |
| KR100780686B1 (en) | Method for fabricating semiconductor device | |
| CN112885716A (en) | Method for forming semiconductor structure | |
| CN113394094B (en) | Method for forming semiconductor device | |
| KR100807501B1 (en) | Fabricating method of semiconductor device | |
| US7732272B2 (en) | Method of manufacturing semiconductor element | |
| KR100870324B1 (en) | Method for fabricating semiconductor device | |
| JP2007150321A (en) | Method for manufacturing semiconductor device | |
| JP2005026652A (en) | Method for manufacturing semiconductor device | |
| JPH11176959A (en) | Manufacture of semiconductor device | |
| KR100290478B1 (en) | Polysilicon Film Formation Method of Semiconductor Device | |
| TW200516724A (en) | Method of manufacturing flash memory devices | |
| JP2002237470A (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |