KR20020002831A - Data output control circuit - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 데이터 출력 제어회로에 관한 것으로, 특히입/출력 패드(I/O PAD)에서 데이터가 전이되는 시간을 줄이고, 노이즈 발생을 감소시킨 데이터 출력 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output control circuit of a semiconductor memory device, and more particularly, to a data output control circuit which reduces a time for data transition in an input / output pad (I / O PAD) and reduces noise generation.
반도체 메모리 장치에 포함된 통상의 데이터 출력 버퍼는 메모리 셀로 부터의 판독된 진위 및 보수의 데이터 신호를 3개의 논리값을 갖는 출력 데이터 신호의 형태로 변환한다. 그리고 종래의 데이터 출력 버퍼는 변환된 데이터 신호를 출력단자를 경유하여 외부의 논리 회로쪽으로 전송한다. 종래의 데이터 출력 버퍼에 의하여 발생되는 상기 출력 데이터 신호는 상기 진위의 데이터 신호가 특정 논리를 가질 경우에 소정 전압 레벨의 하이 논리를 갖고, 반대로 상기 보수 데이터 신호가 특정 논리를 갖을 경우에는 접지전위(Vss)의 로우 논리를 갖는다. 그리고 상기 데이터 출력 버퍼의 출력 데이터 신호는, 상기 진위 및 보수 데이터 신호가 모두 접지전위를 갖을 경우, 하이 임피던스(Hi-Z)의 기준 논리를 갖는다A normal data output buffer included in the semiconductor memory device converts the data signal of the authenticity and complement read out from the memory cell into the form of an output data signal having three logic values. The conventional data output buffer transmits the converted data signal to an external logic circuit via an output terminal. The output data signal generated by the conventional data output buffer has a high logic of a predetermined voltage level when the true data signal has a specific logic, and conversely, when the complementary data signal has a specific logic, a ground potential ( Vss) has a low logic. The output data signal of the data output buffer has a high impedance (Hi-Z) reference logic when the true and complement data signals have a ground potential.
도 1은 종래의 반도체 메모리 장치에서 사용하고 있는 데이터 출력 제어회로의 블록구성도이다.1 is a block diagram of a data output control circuit used in a conventional semiconductor memory device.
도시한 바와 같이, 대기모드 명령신호를 입력하는 패드(ZZPAD)의 신호가 로우이고 출력 인에이블바 신호(/OE)를 입력하는 패드(/OEPAD)가 로우일 경우에 출력 인에이블 신호(OE)를 발생하는 출력 인에이블 신호 발생부(10)와, 상기 출력 인에이블 신호 발생부(10)에서 출력된 출력 인에이블 신호(OE)에 의해 메모리 코어로부터 독출된 리드 데이터를 입력받아 이 입력된 리드 데이터의 전위레벨에 의해 데이터 출력 버퍼의 풀업 드라이버를 제어하는 신호(DOU) 또는 풀다운 드라이버를 제어하는 신호(DOO)를 각각 발생하는 출력 버퍼 제어부(20)와, 상기 출력 버퍼제어부(20)로부터 풀업 드라이버를 제어하는 신호(DOU)에 의해 입/출력 패드부(40)로 데이터 신호 '하이'를 출력해 주는 풀업 드라이버와 상기 풀다운 드라이버를 제어하는 신호(DOO)에 의해 상기 입/출력 패드부(40)로 데이터 신호 '로우'를 출력해 주는 풀다운 드라이버로 구성된 입/출력 버퍼부(30)와, 상기 입/출력 패드부(40)에 연결된 신호 라인을 모델링한 것으로, 상기 입/출력 패드부(40)에 데이터가 존재하지 않는 경우 하이 임피던스 상태(Hi-Z)를 갖는 로드부(50)로 구성되어 있다.As shown, the output enable signal OE when the signal of the pad ZZPAD for inputting the standby mode command signal is low and the pad / OEPAD for inputting the output enable bar signal / OE is low. The read enable data read from the memory core is input by the output enable signal generator 10 and the output enable signal OE output from the output enable signal generator 10 to receive the input read. An output buffer controller 20 for generating a signal DOU for controlling the pull-up driver of the data output buffer or a signal DOO for controlling the pull-down driver by the potential level of the data, and a pull-up from the output buffer controller 20 The input / output pad unit by the pull-up driver for outputting the data signal 'high' to the input / output pad unit 40 by the signal DOU for controlling the driver and the signal DOO for controlling the pull-down driver. An input / output buffer unit 30 including a pull-down driver for outputting a data signal 'low' to 40 and a signal line connected to the input / output pad unit 40 are modeled. In the case where there is no data in the section 40, the section 40 includes a load section 50 having a high impedance state Hi-Z.
상기 구성에 의한 동작 및 문제점을 도 2에 도시된 신호의 동작 타이밍을 참조하여 설명한다.The operation and problems caused by the above configuration will be described with reference to the operation timing of the signal shown in FIG.
리드 동작에서 출력 인에이블바 패드(/OEPAD)가 '로우'로 계속 인에이블되는 경우에 메모리 셀의 데이터가 입/출력 패드부(40)를 통해 전달되면서 '하이(Vcc)'에서 '로우(Vss)'로, 또는 '로우(Vss)'에서 '하이(Vcc)'로 풀 스윙되기 때문에 클럭 액세스 타임(clock access time : tCD)이 증가하게 된다.When the output enable bar pad (/ OEPAD) is continuously enabled in the read operation, the data of the memory cell is transferred through the input / output pad unit 40, and thus the high (Vcc) to low ( Clock access time (tCD) is increased because of a full swing from 'Vss)' or from 'Vss' to 'Vcc'.
이와 같이 종래의 반도체 메모리 장치의 데이터 출력 버퍼에 있어서는, 출력 단자로 '하이' 전위 데이터를 출력한 후 '로우' 전위 데이터를 출력하는 경우, 또는 '로우' 전위 데이터를 출력한 후 '하이' 전위 데이터를 출력하는 경우 스윙 전위폭이 커서 액세스 타임이 늦어짐으로 인하여, 반도체 메모리 장치의 전체적인 동작속도를 저하시키는 문제점이 있었다.As described above, in a data output buffer of a conventional semiconductor memory device, when 'high' potential data is output after outputting 'high' potential data to an output terminal, or 'high' potential after outputting 'low' potential data In the case of outputting data, since the swing potential width is large, the access time is delayed, thereby lowering the overall operating speed of the semiconductor memory device.
또한, 큰 스윙 전위폭에 의해 출력단에 노이즈가 발생하는 문제점이 있었다.In addition, there is a problem that noise occurs at the output terminal due to the large swing potential width.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 동기식(synchronous) 에스램(SRAM)에서 일정한 주기를 갖는 클럭(CLK) 신호를 이용하여 메모리 셀의 데이터가 입/출력 패드(I/O PAD)로 전달되기 전에 입/출력 패드의 전위를 이전 셀의 데이터의 '하이'일 경우에는 'Vcc - Vtn' 전위로, '로우'일 경우에는 'Vss + Vtn' 전위로 설정하여 입/출력 패드에서 데이터가 전이되는 시간을 줄이고, 노이즈 발생을 감소시킨 데이터 출력 제어회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to input / output pad data of a memory cell by using a clock (CLK) signal having a certain period in a synchronous SRAM. The potential of the input / output pad is set to 'Vcc-Vtn' potential if it is 'high' of the previous cell's data and 'Vss + Vtn' potential if it is 'low' before being transferred to (I / O PAD). Accordingly, the present invention provides a data output control circuit which reduces the time for data transition in an input / output pad and reduces noise generation.
상기 목적을 달성하기 위하여, 본 발명의 데이터 출력 제어회로는,In order to achieve the above object, the data output control circuit of the present invention,
클럭 신호의 지연 신호 및 반전 신호를 이용하여 어드레스 신호의 입력이 끝나는 시점마다 일정 주기의 출력 인에이블 클럭 신호를 발생시키는 클럭 신호 발생수단과,Clock signal generation means for generating an output enable clock signal at a predetermined period each time the input of the address signal is finished using the delay signal and the inversion signal of the clock signal;
대기모드 명령신호와 출력 인에이블바 신호의 제 1 전위레벨 상태에서 상기 출력 인에이블 클럭 신호에 의해 센싱된 셀의 데이터를 입/출력 패드로 출력시키도록 데이터 출력 인에이블 신호를 발생하는 데이터 출력 인에이블 신호 발생수단과,A data output enable for generating a data output enable signal to output data of a cell sensed by the output enable clock signal to an input / output pad in a first potential level state of a standby mode command signal and an output enable bar signal. An enable signal generating means,
상기 데이터 출력 인에이블 신호에 의해 메모리 코어로부터 독출된 리드 데이터를 입력받아 이 입력된 리드 데이터의 전위레벨에 의해 데이터 출력 버퍼의 풀업 드라이버 또는 풀다운 드라이버 중 하나를 선택적으로 제어하는 신호를 발생하는 출력 버퍼 제어수단을 포함하여 구성된 것을 특징으로 한다.An output buffer that receives read data read from a memory core by the data output enable signal and selectively generates one of a pull-up driver and a pull-down driver of the data output buffer according to the potential level of the input read data. Characterized in that it comprises a control means.
본 발명의 데이터 출력 제어회로에 있어서, 상기 클럭 신호 발생수단은,In the data output control circuit of the present invention, the clock signal generating means includes:
클럭 신호의 반전 신호를 일정 시간 지연시켜 출력하는 제 1 딜레이단과, 상기 클럭 신호를 일정 시간 지연시켜 출력하는 제 2 딜레이단과, 상기 제 1 및 제 2딜레이단의 출력 신호를 NOR 연산하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호를 일정 시간 지연시켜 출력하는 직렬연결된 2개의 인버터로 구성된 것을 특징으로 한다.A first delay stage for delaying and outputting an inverted signal of a clock signal for a predetermined time, a second delay stage for delaying and outputting the clock signal for a predetermined time, and a first NOR for NOR operation of output signals of the first and second delay stages; A gate and two inverters connected in series for outputting the output signal of the first NOR gate by a predetermined time delay.
본 발명의 데이터 출력 제어회로에 있어서, 상기 데이터 출력 인에이블 신호 발생수단은,In the data output control circuit of the invention, the data output enable signal generating means,
출력 인에이블바 신호와 대기 모드 신호를 NOR 연산하여 출력하는 제 2 NOR 게이트와, 상기 제 2 NOR 게이트의 반전 신호와 상기 출력 인에이블 클럭 신호를 NOR 연산하여 출력하는 제 3 NOR 게이트와, 상기 제 2 NOR 게이트의 반전 신호와 라이트 제어 신호를 NAND 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력 신호를 반전시켜 출력하는 인버터로 구성된 것을 특징으로 한다.A second NOR gate configured to perform an NOR operation on an output enable bar signal and a standby mode signal, a third NOR gate configured to perform an NOR operation on the inverted signal of the second NOR gate, and an output enable clock signal, and A NAND gate for performing a NAND operation on the inverted signal and the write control signal of the 2 NOR gate and outputting the NOR gate, and an inverter for inverting and outputting the output signal of the NAND gate.
도 1은 종래 기술에 따른 데이터 출력 제어 회로의 블록구성도1 is a block diagram of a data output control circuit according to the prior art
도 2는 도 1에 도시된 각 신호의 동작 타이밍도FIG. 2 is an operation timing diagram of each signal shown in FIG. 1.
도 3은 본 발명에 의한 데이터 출력 제어 회로의 블록구성도3 is a block diagram of a data output control circuit according to the present invention;
도 4는 도 3에 도시된 출력 인에이블 신호 발생부(100) 및 출력 인에이블 클럭 신호 발생부(110)의 회로 구성도4 is a circuit diagram illustrating the output enable signal generator 100 and the output enable clock signal generator 110 shown in FIG. 3.
도 5는 도 3에 도시된 각 신호의 동작 타이밍도5 is an operation timing diagram of each signal shown in FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 100 : 출력 인에이블 신호 발생부10, 100: output enable signal generator
20 : 출력 버퍼 제어부 30 : 입/출력 버퍼부20: output buffer control unit 30: input / output buffer unit
40 : 입/출력 패드부 50 : 로드부40: input / output pad portion 50: rod portion
110 : 출력 인에이블 클럭 신호 발생부 111 : 제 1 딜레이단110: output enable clock signal generator 111: first delay stage
112 : 제 2 딜레이단112: second delay stage
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 3은 본 발명에 의한 데이터 출력 제어회로의 블록구성도로서, 클럭 패드(CLKPAD)로 입력된 클럭 신호(CLK)의 지연 신호 및 반전 신호를 이용하여 어드레스 신호의 입력이 끝나는 시점마다 일정 주기의 출력 인에이블 클럭 신호(OECLK)를 발생시키는 출력 인에이블 클럭 신호 발생부(110)와, ZZ 패드(ZZPAD)로 입력되는 대기모드 명령신호와 출력 인에이블바 신호(/OE)의 '로우' 상태에서 상기 출력 인에이블 클럭 신호(OECLK)에 의해 센싱된 셀의 데이터를 입/출력 패드로 출력시키도록 데이터 출력 인에이블 신호(OE)를 발생하는 데이터 출력 인에이블 신호 발생부(100)와, 상기 데이터 출력 인에이블 신호(OE)에 의해 메모리 코어로부터 독출된 리드 데이터를 입력받아 이 입력된 리드 데이터의 전위레벨에 의해 데이터 출력 버퍼의 풀업 드라이버 또는 풀다운 드라이버 중 하나를 선택적으로 제어하는 출력 버퍼 제어부(20)와, 상기 출력 버퍼 제어부(20)로부터 풀업 드라이버를 제어하는 신호(DOU)에 의해 입/출력 패드부(40)로 데이터 신호 '하이'를 출력해 주는 풀업 드라이버와 상기 풀다운 드라이버를 제어하는 신호(DOD)에 의해 상기 입/출력 패드부(40)로 데이터 신호 '로우'를 출력해 주는 풀다운 드라이버로 구성된 입/출력 버퍼부(30)와, 상기 입/출력 패드부(40)에 연결된 신호 라인을 모델링한 것으로, 상기 입/출력 패드부(40)에 데이터가 존재하지 않는 경우 하이 임피던스 상태(Hi-Z)를 갖는 로드부(50)를 구비한다.3 is a block diagram of a data output control circuit according to an exemplary embodiment of the present invention, wherein the delay signal and the inverted signal of the clock signal CLK inputted to the clock pad CLKPAD are used for a predetermined period every time the input of the address signal is completed. 'Low' state of the output enable clock signal generator 110 for generating the output enable clock signal OECLK, and the standby mode command signal and the output enable bar signal / OE inputted to the ZZ pad ZZPAD. A data output enable signal generator 100 for generating a data output enable signal OE to output data of a cell sensed by the output enable clock signal OECLK to an input / output pad at A pull-up driver or a pull-down driver of the data output buffer is received by the read data read from the memory core by the data output enable signal OE. Outputs a data signal 'high' to the input / output pad unit 40 by an output buffer control unit 20 for selectively controlling one of the signals and a signal DOU controlling the pull-up driver from the output buffer control unit 20. An input / output buffer unit 30 including a pull-down driver for outputting a data signal 'low' to the input / output pad unit 40 by a pull-up driver and a signal (DOD) for controlling the pull-down driver; Modeled after the signal line connected to the input / output pad unit 40, if there is no data in the input / output pad unit 40, the load unit 50 having a high impedance state (Hi-Z) Equipped.
도 4는 도 3에 도시된 출력 인에이블 클럭 신호 발생부(110)와 출력 인에이블 신호 발생부(100)의 회로 구성을 도시한 것이다.4 illustrates a circuit configuration of the output enable clock signal generator 110 and the output enable signal generator 100 shown in FIG. 3.
도시된 바와 같이, 상기 출력 인에이블 클럭 신호 발생부(110)는 클럭 신호(CLK)의 반전 신호를 일정 시간 지연시켜 출력하는 제 1 딜레이단(111)과, 상기 클럭 신호(CLK)를 일정 시간 지연시켜 출력하는 제 2 딜레이단(112)과, 상기 제 1 및 제 2 딜레이단(111, 112)의 출력 신호를 NOR 연산하는 NOR 게이트(NOR3)와, 상기 NOR 게이트(NOR3)의 출력 신호를 일정 시간 지연시켜 출력하는 직렬연결된 2개의 인버터(INV5, INV6)로 구성된다.As shown in the drawing, the output enable clock signal generation unit 110 delays the inversion signal of the clock signal CLK for a predetermined time and outputs the first delay stage 111 and the clock signal CLK for a predetermined time. A second delay stage 112 for delaying output, a NOR gate NOR3 for NOR operation of the output signals of the first and second delay stages 111 and 112, and an output signal of the NOR gate NOR3. It consists of two inverters (INV5, INV6) connected in series for delayed output.
그리고, 상기 데이터 출력 인에이블 신호 발생부(100)는, 출력 인에이블바신호(/OE)와 대기 모드 신호를 NOR 연산하여 출력하는 NOR 게이트(NOR1)와, 상기 NOR 게이트(NOR1)의 반전 신호(Nd1)와 상기 출력 인에이블 클럭 신호(OECLK)를 NOR 연산하여 출력하는 NOR 게이트(NOR2)와, 상기 NOR 게이트(NOR2)의 반전 신호(Nd6)와 라이트 제어 신호(WC)를 NAND 연산하여 출력하는 NAND 게이트(NAND1)와, 상기 NAND 게이트(NAND1)의 출력 신호(Nd7)를 반전시켜 출력하는 인버터(INV3)로 구성된다.The data output enable signal generator 100 may perform a NOR operation on an output enable bar signal / OE and a standby mode signal, and output the NOR gate NOR1 and an inverted signal of the NOR gate NOR1. A NOR gate NOR2 for performing NOR operation on the Nd1 and the output enable clock signal OECLK, and an NAND operation for the inverted signal Nd6 and the write control signal WC of the NOR gate NOR2 for output. NAND gate NAND1 and an inverter INV3 for inverting and outputting the output signal Nd7 of the NAND gate NAND1.
도 5는 도 3에 도시된 각 신호의 동작 타이밍도이다.5 is an operation timing diagram of each signal shown in FIG. 3.
도시된 바와 같이, 리드 동작에서 출력 인에이블바 신호(/OE) 패드가 '로우'에서 '하이'로 사이클마다 변할 경우에 출력 인에이블 신호(OE)가 '로우'인 상태가 존재하므로, 입/출력 패드(IOPAD)의 초기상태가 전원전압(Vcc)보다 낮거나 접지전압(Vss)보다 높은 전위인 '하이 임피던스(Hi-Z)'에서 움직이므로 데이터 액세스 타임(tDC)가 빠르고, 변화폭이 작으므로 입/출력 패드(IOPAD)에서 데이터 변화에 따른 노이즈를 줄일 수 있다.As shown, when the output enable bar signal (/ OE) pad changes from cycle 'low' to 'high' in the read operation, the state of the output enable signal OE is 'low'. / The data access time (tDC) is fast and the change range is increased because the initial state of the output pad (IOPAD) moves at a high impedance (Hi-Z), which is a potential lower than the power supply voltage (Vcc) or higher than the ground voltage (Vss). The small size reduces noise caused by data changes in the input / output pad (IOPAD).
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 제어회로에 의하면, 동기식 에스램(SRAM)에서 일정한 주기를 갖는 클럭 신호를 이용하여 메모리 셀의 데이터가 입/출력 패드(I/O PAD)로 전달되기 전에 입/출력 패드의 전위를 이전 셀의 데이터의 '하이'일 경우에는 'Vcc - Vtn' 전위로, '로우'일 경우에는 'Vss + Vtn' 전위로 설정하므로써, 입/출력 패드에서 데이터가 전이되는 시간을 줄이고, 노이즈 발생을 감소시킬 수 있다.As described above, according to the data output control circuit of the present invention, data of a memory cell is transferred to an input / output pad (I / O PAD) using a clock signal having a predetermined period in a synchronous SRAM. By setting the input / output pad potential as 'Vcc-Vtn' potential when the previous cell's data is 'high' and 'Vss + Vtn' potential when it is 'low', the data on the input / output pad It is possible to reduce the transition time and reduce noise generation.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
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2000
- 2000-06-30 KR KR1020000037142A patent/KR20020002831A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |