KR20020001231A

KR20020001231A - Test pattern of semiconductor device

Info

Publication number: KR20020001231A
Application number: KR1020000035643A
Authority: KR
Inventors: 이기민
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-06-27
Filing date: 2000-06-27
Publication date: 2002-01-09

Abstract

PURPOSE: A test pattern of a semiconductor device is provided to prevent damage to a wafer and to increase a yield, by monitoring an electrical characteristic with a test pattern of a specific type to check the generation of a stringer formed on an interface between an isolation region and an active region. CONSTITUTION: The isolation region(22) and the active region(20) are alternatively formed in a wafer. A test pattern of a conductive layer pattern perpendicular to the isolation region and the active region is formed on the wafer. One side of the test pattern is connected to a voltage applying pad(28), and the other side of the test pattern is connected to a probing pad(29).

Description

Test pattern of semiconductor device

본 발명은 이방성(anisotropic) 식각공정 후에 발생하는 스트링거를 모니터링하는 반도체소자의 테스트패턴에 관한 것으로서, 특히 웨이퍼를 파괴하지 않고테스트패턴의 전기적 특성을 모니터링하여 웨이퍼의 손실을 및 모스터링의 부정확성을 방지하는 반도체소자의 테스트패턴에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test pattern of a semiconductor device for monitoring a stringer generated after an anisotropic etching process. In particular, the present invention relates to a test pattern of a semiconductor device without breaking a wafer, thereby preventing loss of wafers and inaccuracy of mastering. It relates to a test pattern of a semiconductor device.

통상의 디램(dynamic random access memory, 이하 DRAM 이라 함)은 제조공정 시 이상 유무를 시험하고, 공정 특성을 평가하기 위하여 테스트 패턴을 구비한다.A conventional DRAM (dynamic random access memory, hereinafter referred to as DRAM) is provided with a test pattern to test for abnormalities in the manufacturing process and to evaluate process characteristics.

상기 테스트 패턴은 상기 DRAM 을 구성하는 각각의 소자(device)들의 전기적 특성을 분석하여 상기 DRAM 제조 공정상의 이상 유무를 검출하고, 공정 특성을 평가하여 공정의 한계(limit)와 공정마진(margin)을 확보할 수 있다.The test pattern analyzes electrical characteristics of each device constituting the DRAM to detect abnormalities in the DRAM manufacturing process, and evaluates process characteristics to determine process limits and process margins. It can be secured.

도 1 은 게이트전극 형성 후 소자분리절연막의 양쪽 가장자리에 형성된 스트링거가 발생한 것을 도시한 단면도로서, 일반적으로 게이트전극(16)을 형성하기 위한 식각공정 후 반도체기판의 활성영역(10)과 소자분리영역(12)의 경계부분 중에서 상기 소자분리영역(12)의 가장자리가 소정 두께 제거되어 마이크로 트렌치(micro trench, 19)가 형성된다.1 is a cross-sectional view illustrating a stringer formed at both edges of a device isolation insulating layer after formation of a gate electrode. In general, an active region 10 and a device isolation region of a semiconductor substrate after an etching process for forming a gate electrode 16 are illustrated. An edge of the device isolation region 12 is removed from the boundary portion 12 to form a micro trench 19.

이때, 상기 마이크로 트렌치(19) 내에 상기 게이트전극 식각공정 시 유발된 폴리머성 유기물 등의 도전성 스트링거(stringer, 18)가 매립되어 소자 간에 쇼트를 일으키는 원인이 되기도 한다.In this case, a conductive stringer 18 such as a polymer organic material caused during the gate electrode etching process may be embedded in the micro trench 19 to cause a short between the devices.

종래에는 웨이퍼를 파괴한 후 상기 스트링거가 발생된 부분을 주사전자현미경(scanning electron microscope, SEM)으로 물성을 분석하여 모니터링하였으나, 이 경우 웨이퍼 파괴에 따른 테스트용 웨이퍼의 손실뿐만 아니라 웨이퍼 전체에서 실제 스트링거가 발생한 영역을 정확하게 모니터링하기 어렵다는 문제점이 있다.Conventionally, after breaking the wafer, the stringer is generated and monitored by scanning electron microscope (SEM) to analyze its physical properties. In this case, not only the loss of the test wafer due to the wafer destruction but also the actual stringer in the entire wafer. There is a problem in that it is difficult to accurately monitor the generated area.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 테스트용 웨이퍼 상에 선형으로 형성되는 활성영역/소자분리영역 패턴을 형성하고, 상기 활성영역/소자분리영역 패턴에 수직방향으로 도전층패턴을 형성하되, 두 개가 한 쌍을 이루도록 형성하여 하나의 도전층패턴은 전압인가패드에 연결하고, 다른 하나의 도전층패턴은 프로빙패드에 연결함으로써 스트링거가 발생한 경우 상기 전압인가패드로 전압을 인가했을 때 프로빙패드로 모니터링하는 반도체소자의 테스트 패턴을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, an active region / element isolation region pattern is formed on a test wafer in a linear manner, and a conductive layer pattern is formed in a direction perpendicular to the active region / element isolation region pattern. When two strings are formed by connecting two conductive layer patterns to a voltage applying pad and the other conductive layer pattern to a probing pad, when a stringer is generated, a voltage is applied to the voltage applying pad. An object of the present invention is to provide a test pattern of a semiconductor device monitored by a probing pad.

도 1 은 게이트전극 형성 후 소자분리절연막의 양쪽 가장자리에 형성된 스트링거가 발생한 것을 도시한 단면도.1 is a cross-sectional view showing that stringers formed at both edges of an isolation layer after gate electrodes are formed;

도 2 는 본 발명의 제1실시예에 따른 반도체소자의 테스트 패턴을 도시한 평면도.2 is a plan view showing a test pattern of the semiconductor device according to the first embodiment of the present invention.

도 3 은 본 발명의 제2실시예에 따른 반도체소자의 테스트 패턴을 도시한 평면도.3 is a plan view showing a test pattern of a semiconductor device according to a second embodiment of the present invention.

< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

10, 20, 30 : 활성영역 12, 22, 32 : 소자분리영역10, 20, 30: active area 12, 22, 32: device isolation area

16, 26, 36 : 게이트전극 18, 24, 34 : 스트링거(stringer)16, 26, 36: gate electrode 18, 24, 34: stringer

19 : 마이크로 트렌치 28, 38 : 전압인가패드19: micro trench 28, 38: voltage application pad

29, 39 : 프로빙 패드(probing pad)29, 39: probing pad

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 테스트 패턴은,In order to achieve the above object, the test pattern of the semiconductor device according to the present invention,

소자소자분리영역과 활성영역이 교대로 형성되는 웨이퍼 상부에 상기 소자분리영역과 활성영역에 수직방향의 도전층패턴으로 테스트패턴이 구비되되, 상기 테스트패턴은 일측이 전압인가패드에 연결되고, 타측이 프로빙패드에 연결되는 한 쌍으로 구비되는 것을 특징으로 한다.A test pattern is provided as a conductive layer pattern in a direction perpendicular to the device isolation region and the active region on the wafer on which the device isolation region and the active region are alternately formed, one side of which is connected to a voltage applying pad and the other side It is characterized in that it is provided in a pair connected to the probing pad.

이하, 본 발명에 따른 반도체소자의 테스트 패턴에 관하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a test pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명의 제1실시예에 따른 반도체소자의 테스트 패턴을 도시한 평면도로서, 테스트용 웨이퍼 상에 소자분리영역(22)과 활성영역(20)이 교대로 되어 있는 테스트용 웨이퍼 상에 상기 소자분리영역(22)과 활성영역(20)에 수직방향으로 게이트전극(26)이 다수 개 형성되어 있는 것을 도시한다.FIG. 2 is a plan view illustrating a test pattern of a semiconductor device according to a first exemplary embodiment of the present invention, wherein a device isolation region 22 and an active region 20 are alternately disposed on a test wafer. A plurality of gate electrodes 26 are formed in the device isolation region 22 and the active region 20 in the vertical direction.

이때, 상기 게이트전극(26)은 번갈아 가면서 프로빙패드(probing pad, 29) 또는 전압인가패드(28)에 연결되어 있다. 이때, 상기 게이트전극(26)이 프로빙패드(29)와 전압인가패드(28)에 연결되어 있는 구조는 두 개의 빗(comb)을 맞물려 놓은 듯한 형상을 갖는다.In this case, the gate electrode 26 is alternately connected to a probing pad 29 or a voltage applying pad 28. At this time, the structure in which the gate electrode 26 is connected to the probing pad 29 and the voltage applying pad 28 has a shape in which two combs are engaged.

상기 테스트패턴에서 상기 전압인가패드(28)에 일정 전압을 인가한 경우 스트링거(24)가 형성되어 있는 부분에서는 게이트전극(26)이 서로 쇼트되어 상기 프로빙패드(29)에 의해 모니터링된다.When a predetermined voltage is applied to the voltage applying pad 28 in the test pattern, the gate electrodes 26 are shorted to each other and monitored by the probing pad 29 in the portion where the stringer 24 is formed.

상기 게이트전극(26)은 비트라인 등의 다른 도전층패턴으로도 형성 가능하다.The gate electrode 26 may be formed of another conductive layer pattern such as a bit line.

도 3 은 본 발명의 제2실시예에 따른 반도체소자의 테스트 패턴을 도시한 평면도로서, 테스트용 웨이퍼 상에 소자분리영역(32)과 활성영역(30)이 교대로 되어 있는 테스트용 웨이퍼 상에 상기 소자분리영역(32)과 활성영역(30)에 수직방향으로 게이트전극(26)을 다수 개 형성되어 있는 것을 도시한다.3 is a plan view illustrating a test pattern of a semiconductor device according to a second exemplary embodiment of the present invention, wherein a device isolation region 32 and an active region 30 are alternately disposed on a test wafer. A plurality of gate electrodes 26 are formed in the device isolation region 32 and the active region 30 in the vertical direction.

이때, 상기 게이트전극(36)은 두 개의 게이트전극(36)을 한 쌍으로 하여 형성하되, 게이트전극(36) 간의 거리를 변화시켜 형성되었으며, 각각 프로빙패드(probing pad, 39) 또는 전압인가패드(38)에 연결되어 있다.In this case, the gate electrode 36 is formed by pairing two gate electrodes 36, and is formed by changing a distance between the gate electrodes 36, respectively, a probing pad 39 or a voltage applying pad, respectively. Is connected to (38).

상기 게이트전극(36) 간의 거리를 시킴으로써 공정에서 확보할 수 있는 게이트전극 간의 스페이스 마진을 확인할 수 있다.By making the distance between the gate electrodes 36, the space margin between the gate electrodes can be confirmed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 웨이퍼를 파괴하지 않고 특정 형상의 테스트패턴으로 전기적 특성을 모니터링하여 도전층패턴 형성 시 소자분리영역과 활성영역 계면에 형성된 스트링거(stringer)의 발생 여부를 확인함으로써 웨이퍼가 손실되는 것을 방지하고, 공정 수율을 향상시키켜 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.As described above, in the method of forming a test pattern of a semiconductor device according to the present invention, a stringer formed at an interface between an element isolation region and an active region when a conductive layer pattern is formed by monitoring electrical characteristics with a test pattern having a specific shape without destroying a wafer ( By checking whether or not the occurrence of the stringer), there is an advantage of preventing the loss of the wafer, and improving the process yield, thereby facilitating high integration of the semiconductor device.

Claims

A test pattern is provided as a conductive layer pattern in a direction perpendicular to the device isolation region and the active region on the wafer in which the device isolation region and the active region are alternately formed, one side of which is connected to a voltage applying pad, and the other side is A test pattern of a semiconductor device provided in pairs connected to a probing pad.

The method of claim 1,

The test pattern is a test pattern of a semiconductor device, characterized in that the comb-shaped conductive layer pattern connected to the voltage applying pad and the comb-shaped conductive layer pattern connected to the probing pad is in the shape of meshing with each other.

The method of claim 1,

The test pattern may include a plurality of conductive layer patterns connected to the voltage applying pads and conductive layer patterns connected to the probing pads, which are spaced apart from each other by a bar shape, and vary the distance between the conductive layer patterns. A test pattern of a semiconductor device, characterized in that provided.