KR20020000847A - Ｆｆｔ 및 서브회로 재할당을 이용한 샘플/홀드회로에서의 타이밍 미스매치를 저감시키기 위한 시스템 및방법 - Google Patents

Ｆｆｔ 및 서브회로 재할당을 이용한 샘플/홀드회로에서의 타이밍 미스매치를 저감시키기 위한 시스템 및방법 Download PDF

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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명은 입력과 출력사이가 병렬로 연결된 다수의 샘플/홀드 서브회로들(sample and hold subcircuits)을 포함하는 고속 샘플/홀드 회로에 관한 것이다. 회로는 또한 다수의 샘플/홀드 서브회로와 연결된 칼리브레이션 회로(calibration circuit)를 포함한다. 칼리브레이션 회로는 하나 또는 그이상의 다수의 샘플/홀드 서브회로들에 대한 홀드 신호를 변경하도록 동작가능함으로서, 다수의 샘플/홀드 서브회로들과 이와 관련된 왜곡사이에서 타이밍 미스매치(timing mismatch)를 줄일수 있다. 본 발명은 또한 고속, 병렬로 연결된 샘플/홀드 회로에서 타이밍 미스매치를 줄이는 방법을 포함한다. 방법은 다수의 샘플/홀드 서브회로와 관련된 타이밍 미스매치를 검출하고, 하나 또는 그 이상의 서브회로들에 대해 홀드 신호를 변경하는 것을 포함한다. 하나의 예시적인 방법으로, 샘플/홀드 회로 출력을 디지털 데이타로 변환함으로서 타이밍 미스매치를 검출하고, 디지털 데이타에 대해 FFT를 행하고, 분석한 결과가 에너지 스펙트럼이다.

Description

ＦＦＴ 및 서브회로 재할당을 이용한 샘플/홀드 회로에서의 타이밍 미스매치를 저감시키기 위한 시스템 및 방법{A SYSTEM AND METHOD FOR REDUCING TIMING MISMATCH IN SAMPLE AND HOLD CIRCUIT USING AN FFT AND SUBCIRCUIT REASSIGNMENT}
본 발명은 일반적으로 전자 회로에 관한 것으로서, 더 상세하게는 샘플/홀드(sample and hold) 회로에서의 타이밍 미스매치(timing mismatch)를 저감시키는 시스템 및 방법에 관한 것이다.
아날로그/디지털 컨버터(ADC)는 아날로그 입력 신호를 받아서, 아날로그 입력을 표현하는 하나 이상의 디지털 신호를 생성하는 중요한 아날로그 회로 장치이다. ADC는 통신 애플리케이션과 같은 다양한 애플리케이션에 사용되는데, 음성 입력(아날로그 입력)을 수신해서 내부 처리를 위해 이 음성 데이타를 디지털 포맷으로 변환한다. 이런 ADC를 이용한 예시적인 애플리케이션들이 도 1, 도 2에 각각 종래 기술로서 도시되어 있다. 예를 들어, 도 1에 종래기술로서 도시된 예시적인기지국 송수신기(BTS, 10)에서는, 기저대역(base band) 섹션(16) 및 네트워크 인터페이스 섹션(18)에서 처리되기 전에 RF 아날로그 신호(12)가 수신, 증폭되어 디지털 신호로 변환된다. 유사하게, 도 2에 종래 기술로서 개략적으로 도시된 자동차 멀티미디어 시스템(20)에서는, 무선 신호(22) 및 센서 신호(24)와 같은 다양한 아날로그 신호들이 차후의 처리를 위해 디지털 신호들로 변환된다. 더욱더, 하드 디스크 드라이브(HDD) 판독 채널 애플리케이션(여기에 한정된 것은 아님)을 포함한 많은 다른 시스템 애플리케이션들이 존재한다.
ADC의 가장 어려운 부분들 중 하나가 그 전단부에 있는 샘플/홀드(S/H) 회로이다. ADC의 속도가 계속하여 빨라짐에 따라, S/H 회로의 설계는 점점더 어려워지며, 이러한 S/H 회로의 속도를 향상시키기 위한 다양한 해결책들이 제안되어왔다. S/H 회로의 속도를 향상시키기 위한 하나의 종래 기술 회로 해결책이 도 3의 종래 기술로 도시되어 있고, 참조 번호(30)가 붙여져 있다. S/H 회로(30)는 서로 병렬로 연결된 네개의 서브회로 32a-32d로 구성되어 있다. 각각의 S/H 서브회로 32a-32d는 S/H 회로로서 개별적으로 동작하고, "샘플링 모드" 동안은 입력 VIN은 출력 VOUT으로 전달되고, "홀드 모드"에서는 입력의 상태가 출력에 보유된다.
도 3에서 S/H 회로의 속도는 시간상 인터리브된 몇개의 개별 S/H 서브회로들을 이용함으로서 증가된다. S/H 회로(30)에 대한 예시적 샘플 타이밍도는 종래 기술인 도 4에 도시되어 있다. 시간상 인터리브된 다수의 S/H 서브회로들에 있어서는, 각각의 서브회로는 4 클럭(CLK) 싸이클마다 하나의 샘플/홀드 싸이클을 이행하는 반면, 단지 하나의 S/H 회로만으로 비슷한 속도를 소망한다면, 샘플/홀드 기능들은 각각 1/2 클럭 싸이클내에 완료되어야만 한다. 따라서, 상기의 병렬 구성에서는, 전체 속도가 각 S/H 서브회로 요소들에 대해 고성능을 요청함이 없이도 증가한다.
도 3의 종래기술을 다시 참조하면, 비록 전체 S/H 회로(30)의 출력에서 통과 게이트들(pass gates)이 속도를 제한할 수도 있는 것처럼 보이지만, 이러한 S/H 회로들 다음에는 하나 이상의 출력 버퍼들이 있게 되는 것이 보통이다. 이런 경우에, 통과 게이트의 RC 필터 및 출력 버퍼의 입력 커패시턴스는 병렬화(parallelism)를 통해 얻은 속도에 비하면 아주 사소한 것이 보통이다.
도 3의 종래기술의 회로(30)에 의해 제공되는 기술에서의 한 문제는, 만약 S/H 서브회로들 32a-32d가 정확하게 매치가 안된다면, 그때는 에러들이 발생할 수 있다는 것이다. S/H 회로(30)와 관련된 미스매치의 세가지 주된 유형으로는, 오프셋 미스매치(offset mismatch), 이득 미스매치(gain mismatch) 및 타이밍 미스매치(timing mismatch)가 있다. 각 종래의 개별적인 S/H 회로의 동작에 대한 이하에서 간단히 설명하여, 타이밍 미스매치가 S/H 회로(30)의 성능에 미치는 영향을 알아보도록 한다.
예시적인 종래 기술의 샘플/홀드 서브회로는 도 5의 종래 기술에 도시되어 있고, 참조 번호(40)으로 표시된다. 회로(40)는 도 3의 구조(32a)의 상세 회로이다. 트랜지스터 M1은 샘플링 스위치로 동작하고, CHOLD는 샘플링 캐패시터로 동작한다. 샘플링 모드에서, 샘플링 신호 "S"가 어써트(assert)됨으로써 스위치(42)가 닫혀지고, M1을 활성화시킨다(M1을 턴온시킨다). M1이 온 됨으로서, VIN은 출력 VOUT으로 전달된다.
S/H 회로에서 타이밍 미스매치와 관련된 중요한 타임 포인트(time point)는 샘플링 스위치 M1이 비활성화 또는 턴 오프되는 순간을 다룬다. M1의 비활성이 정확한 CLK/N 시간 주기로부터 조금이라도 벗어나면 각종 서브회로들 사이에서의 타이밍 미스매치가 발생되고, 그 결과로 출력 VOUT에서 왜곡을 일으킨다. M1을 비활성화시키기 위해서, 샘플 신호 "S"가 로우(low)가 되고, 홀드 신호 "H"가 어써트되어, 스위치(43)가 닫히게 해야 된다. 이렇게 함으로써 M1의 게이트를 그라운드로 풀다운시키고, M1을 턴 오프시킨다. 각 S/H 서브회로는 각자의 홀드 신호 "H"를 가지며, 그 결과 타이밍 미스매치의 주된 소스는 "H"에 의해 구동되는 스위치 M1 및 각 서브회로 스위치에 홀드 신호 "H"가 도달함에 있어서의 미스매치에 관계가 있다. 게다가, 비록 각종 서브회로들(32a-32d)의 "H"신호들 사이에 타이밍 미스매치가 발생하지 않더라도, 타이밍 미스매치에 악영향을 미칠 수도 있는 각종 서브회로들 사이에서 스위치(43) 또는 M1의 사이징 미스매치(sizing mismatch)가 존재할 수도 있다.
타이밍 미스매치를 실질적으로 줄여 샘플/홀드 회로에서 속도를 증가시키는 회로 및 방법이 기술 분야에서 필요하다.
본 발명에 따르면, 고속 S/H 회로에서 타이밍 미스매치를 저감시키는 시스템 및 방법이 개시되어 있다.
본 발명에 따르면, 각종의 S/H 서브회로내의 샘플링 스위치와 관련한 타이밍 미스매치는 서브회로의 홀드 신호를 변경하여 S/H 서브회로들 사이에서의 타이밍 미스매치를 최소화하도록 서브회로를 칼리브레이션함으로써 저감된다. 상기의 방법에 따라, 각 서브회로내의 스위치에 홀드 신호의 도착과 관련된 각종의 S/H 서브회로들 사이에서의 타이밍 미스매치는 실질적으로 저감되거나 또는 완전히 제거된다.
본 발명의 하나의 특징에 따르면, S/H 회로 입력에 아날로그 입력으로서 사인파 테스트 신호를 피드(feed)시켜 이 회로의 출력을 분석함으로써 타이밍 미스매치를 저감시키기 위해 병렬 S/H 회로내의 서브회로들을 칼리브레이션한다. 예를 들어, 아날로그, 일반적으로 사인파 출력은 디지털 데이타로 변환되고, 예를 들어, 고속 푸리에 변환(FFT, fast Fourier transform)을 이용해서 처리된다. 이 처리된 데이터, 예를 들어, 에너지 스펙트럼은 그 다음에 분석되고, 이를 이용하여 S/H 서브회로들 사이의 타이밍 미스매치가 상당히 저감되거나 또는 완전히 제거되도록 홀드 신호를 변경함으로써 하나 이상의 S/H 서브회로들을 칼리브레이션한다.
본 발명의 또하나의 특징에 따르면, 고속 S/H 회로는 서로 병렬로 연결된 다수의 S/H 서브회로들, 칼리브레이션 회로, 및 이들에 부속된 메모리를 포함한다. 칼리브레이션 회로는 각각의 S/H 서브회로들에 대한 홀드 신호를 변경하는 동작을 한다. 본 발명의 예시적인 설명에서, 칼리브레이션 회로는 하나 이상의 사전 결정된 주파수들의 에너지 진폭을 최소화함으로써 타이밍 미스매치와 관련된 왜곡을 저감시키기 위하여 하나 이상의 S/H 서브회로들의 홀드 신호를 변경하는 동작을 한다. S/H 회로 출력의 처리 및 분석에 기초하여, 하나 이상의 S/H 서브회로들에 대한 홀드("H") 신호를 변경하는데 필요한 제어 데이타를 식별하여 메모리에 저장한다. 다음으로, 칼리브레이션 회로는 메모리를 억세스하여 제어 데이타를 이용해 하나 이상의 S/H 회로들에 대한 홀드 신호를 변경함으로서 타이밍 미스매치를 저감시킨다.
본 발명의 다른 특징에 따르면, S/H 회로에서 타이밍 미스매치를 줄이는 방법이 제공되어진다. 이 방법은 하나 이상의 다수의 S/H 회로에 대한 홀드 신호를 변경하는 단계를 포함한다. 그 다음에 이 변경된 홀드 신호들을 각각의 S/H 서브회로들내에서 사용하여 S/H 서브회로들 사이에서 타이밍 미스매치를 감소시키고, 이에 따라 출력 왜곡을 줄이게 된다. 본 발명의 예시적인 설명에서, 적절한 홀드 신호 변경들의 식별(identification)은 S/H 회로의 입력에 사인파 신호를 입력함으로서 이루어진다. S/H 출력은 디지털화되고, 분석되어 타이밍 미스매치 상태(status)를 결정하는데 사용된다. 예를 들어, FFT를 디지털 출력 데이타에 대해 행하고 이것과 관련된 에너지 스펙트럼을 분석하여 타이밍 미스매치의 존재 여부를 확인함으로써 이 상태를 확정한다. 그 다음에 이 상태를 사용하여 서로에 독립적인 서브회로들에 대한 홀드 신호를 변경하게 된다. 예를 들어, 각 S/H 서브회로에 대해 소망한 변경된 홀드 신호를 확립하는데 필요한 제어 데이타가 식별되어 메모리에 저장된 후, 칼리브레이션 회로는 이를 이용하여 각 S/H 회로들에 대한홀드 신호 타이밍을 달성하게 된다.
상기의 목적 및 관련 목적을 달성하기 위하여, 본 발명은 이하에 완전히 설명되고 특히 특허청구의 범위에 기재된 특징들을 포함한다. 이하의 설명 및 첨부 도면들은 본 발명의 예시적 실시예들에 대해 상세하게 기술하고 있다. 이들 실시예들은 본 발명의 원리를 이용할 수 있는 여러가지 방법들중 몇가지만을 나타내고 있지만, 본 발명은 이러한 실시예들 모두와 그 등가물들도 포함한다는 것을 알아야 한다. 본 발명의 다른 목적, 장점 및 새로운 특징들은 첨부된 도면들과 관련하여 기술되는 이하의 발명의 상세한 설명으로부터 명백하게 될 것이다.
도 1은 다수의 ADC를 이용해 종래 기술의 기지국 송수신기를 예시한 시스템 레벨 블럭도.
도 2는 다수의 ADC를 채용한 자동차용 종래 기술의 멀티미디어 제어기를 예시한 시스템 레벨 블럭도.
도 3은 서로 병렬로 연결된 4개의 S/H 서브회로들을 가진 종래 기술의 고속 샘플/홀드(S/H) 회로를 예시한 간략한 개략도;
도 4는 도3의 종래기술에서 4개의 S/H 서브회로에 대한 예시적인 타이밍 동작을 예시한 타이밍도;
도 5는 종래 기술의 고속 S/H 회로들에서의 타이밍 미스매치와 관련된 문제를 설명하는데 유용한 도 3의 종래 기술에서 사용된 예시적인 종래 기술의 S/H 서브회로를 예시한 개략도;
도 6a는 본 발명에 따른 고속 S/H 회로에서의 타이밍 미스매치를 식별하여 이를 실질적으로 제거 또는 감소시키는 것에 대한 시스템을 예시하는 개략도;
도 6b는 본 발명에 따른 예시적 신호 분석 회로의 부분을 도시한 합쳐진 웨이브폼 및 블럭도;
도 6c는 본 발명에 따른 고속의 S/H 회로에서 실질적인 타이밍 미스매치를 제거 또는 감소시키는 것에 대한 회로를 예시한 개략도;
도 7a-7f는 도 6b의 회로 출력과 관련된 예시적 에너지 스펙트라 및 본 발명에 따라 S/H회로에서 이런 에너지 스펙트라를 이용해서 어떻게 타이밍 미스매치를 식별하는지를 예시한 파형도.
도 8은 본 발명에 따른 도 6a 또는 6c의 고속 S/H 회로내의 칼리브레이션 회로 및 예시적 서브회로를 나타낸 합성 블럭도 및 개략도.
도 9는 본 발명에 따른 도 8의 S/H 서브회로에 대한 홀드 신호를 변경하기 위한 예시적인 칼리브레이션 회로를 나타낸 블럭도.
도 10은 본 발명에 따른 S/H 회로에서 타이밍 미스매치를 저감하기 위한 방법을 나타낸 플로우챠트도.
도 11은 본 발명에 따라 타이밍 미스매치를 식별하기 위해 S/H 회로 출력을 분석하는 방법을 나타낸 플로우챠트도.
도 12는 본 발명의 하나의 예시적 특징에 따라 S/H 회로 출력을 분석하는 방법을 나타낸 플로우챠트도;
도13은 본 발명의 또하나의 예시적 특징에 따라 S/H 회로 출력을 분석하는 방법을 나타낸 플로우챠트도;
<도면의 주요 부분에 대한 부호의 설명>
10 : 기지국
16 : 베이스밴드
18 : 네트워크 인터페이스
20 : 자동차 멀티미디어 시스템
30 : S/H 회로
42 : 스위치
43 : 스위치
103 : ADC
104 : 칼리브레이션 회로
본 발명은 부분들을 대표하는 번호가 매겨진 요소들이 있는 첨부된 도면에 관하여 설명될 것이다. 본 발명은 고속 S/H 회로에서 타이밍 미스매치를 줄이기 위한 시스템 및 방법이 지시되어 있다. 다수의 시간 보간 S/H 서브회로들을 채용한 S/H회로들에 있어서, 타이밍 미스매치는 홀드 신호의 변경에 의한 칼리브레이션을 통해 감소됨으로서 각각의 S/H 서브회로들 사이에 사전 결정된 타이밍 관계를 확립한다. 본 발명의 하나의 예시적 특징에 따르면, 칼리브레이션은 S/H 회로 입력에 사인파 테스트 신호를 넣어주고 회로의 출력을 분석함으로서 이루어진다. 예를 들어, S/H 회로 출력은, 예를 들어 FFT를 실행하는 신호 분석 회로를 이용해서, 디지털 데이타로 변환되고 처리되어진다. 이 결과로 발생된 에너지 스펙트럼은 각종의 S/H 서브회로들 사이의 타이밍 미스매치를 식별하도록 분석되어진다. 이런 분석은 각각 하나 이상의 S/H 서브회로들에 대한 홀드 신호를 변경하기 위해 사용된다.
도들로 되돌아가서, 도 6a는 고속, 병렬로 연결된 S/H 회로에서의 타이밍 미스매치를 식별 및 감소시키는 시스템 또는 회로를 예시하는 개략도이고, 참조 번호 (100)으로 표시되어 있다. S/H 회로(100)는 다수의 S/H 서브회로들(102a-102d)(가령, 4개의 서브회로들)을 포함하고, 입력 부분(아날로그 입력 단말 VIN을 포함함)과 출력 단말 VOUT사이에서 같이 병렬로 연결되어져 있다. S/H 회로(100)은 또한 ADC(103), 칼리브레이션 회로(104), 예를 들어, 각각 출력 VOUT과 회로의 입력단(106)사이에 연결된 S/H 서브회로들(102a-102d)과 관련된 신호 분석 회로(105)를 포함한다. 서브회로들(102a-102d)사이에서의 소망의 타이밍 관계에서 기인한 칼리브레이션은 홀드 신호에 의해 유도된 각종의 S/H 서브회로들(102a-102d)의 스위치들에 미스매치를 감소시키고, S/H 서브회로들(102a-102d) 사이에서 타이밍 미스매치를 감소시키고, 출력 VOUT에서 왜곡을 감소시킨다. 이런 기능이 유효하게된 방법은 하기에 상세히 설명될 것이다.
본 발명의 하나의 특징은, 예를 들어, 사전 결정된 테스트 주파수를 가진 사인파 신호 FTEST와 같은 아날로그 입력 신호(107)는 S/H 회로(100)의 입력단(106)과 선택적으로 연결된다. 예를들어, 도6a에 예시된대로, FTEST는 스위칭 장치(108)를 통해 입력단(106)에 연결된다. 스위칭 장치(108)는 S/H 회로(102a)의 입력단(106)으로 부터의 아날로그 입력 신호 VIN과 분리된 제1 스위치(108a)를 열기위해 동작하는 제어회로(도시되지 않음)에 의해 제어되고, S/H 회로(102a)와 연결된 제2 스위치(108b)가 단락됨으로서 입력 테스트 신호(107)에 연결된다. 따라서 S/H 회로(102a-102d)는 테스트 칼리브레이션 모드로 연결되기 위해 및 표준 또는 종래의 아날로그 샘플링 모드로 분리되기 위해서 스위칭 장치(108)을 이용하는데 있어서 선택적으로 각각 채용된다.
본 발명의 하나의 특징에 따라서, 테스트 신호(107)는 S/H 회로(102a-102d)의 입력단(106)에 공급됨으로서 , FTEST를 가진 아날로그 입력 VIN을 대신하게 된다. S/H 회로(100)는 그 다음에 각종의 서브회로들(102a-102d)의 홀드 신호 타이밍에 기반을 둔 상태(status or state)를 표시하는 출력(VOUT)을 가진 종래의 방법으로 동작하게 된다. 즉, 타이밍 미스매치는 없이, S/H 서브회로들 사이에서의 타이밍 미스매치의 존재가 VOUT에서 신호(107)의 어떤 왜곡을 일으키는 반면에, 아날로그 입력 신호(107)는 VOUT으로 정확하게 재생산될 것이다.
아날로그 출력 신호는 ADC(103)를 이용해서 디지털 데이타 DOUT으로 변환되어진다(가령, 도6b에 도시된 예시적 디지털 데이타 DOUT을 보라). 디지털 데이타 DOUT는 신호 분석 회로(105)에 입력이 되고 각종의 서브회로들(102a-102d)사이에 타이밍 미스매치의 존재여부를 식별하기 위하여 분석되어진다. 신호 분석 회로(105)에 의해 행해진 분석에 기반을 둠으로서, 칼리브레이션 회로(104)는 하나 이상의 서브회로들(102a-102d)의 홀드 신호(가령, "H"가 변경된 H(MOD))를 변경한다. 변경된 홀드 신호(들)는 출력에서 샘플 입력(FTEST)으로 다시 이용되어지고, 출력 VOUT은 신호 분석 회로(105)를 이용함으로서 다시 재평가되어진다. 이 프로세스는 홀드 신호의 타이밍이 S/H 서브회로들(102a-102d)의 각각에 대하여 확립되어질 때까지, 신호 분석 회로(105) 및 칼리브레이션 회로(104)를 이용해서 계속되어진다. 변경된 홀드 신호(가령, S/H 서브회로들(102a-102d)에 대해 다른 H(MOD))는 그 이후에 제어 데이타가 칼리브레이션 회로(104)와 함께 칼리브레이션을 유효하게 함으로서 메모리(109)에 저장된다. 칼리브레이션 회로(104) 및 메모리(109)는 각종의 S/H 서브회로들(102a-102d) 사이에서의 타이밍 미스매치를 감소시키기 위하여 동작에 대한 표준 또는 종래의 모드로 이용되어지고, 도6c에 도시된대로, 출력 VOUT에서 타이밍 미스매치와 관련된 왜곡이 감소한다. 신호 분석 회로(105)는 효율적인 칼리브레이션을 위해 필요한 제어 데이타가 식별되었다면 결코 필요하지 않다는 것을 주목해야 한다.
상기 설명에 따라, 도 6a의 칼리브레이션 회로(104)는 각종의 S/H 서브회로들(102a-102d) 각각과 관련된 홀드 신호를 변경하기 위해 동작한다. 따라서, 변경되어진 S/H 서브회로들(102a-102d)과 관련된 홀드 신호에 대한 방법 및/또는 범위는 서로가 다를 수도 있다. 본 발명의 하나의 예시적 특징에 따라, 각종의 S/H 서브회로들(102a-102d)에 대한 홀드 신호들은 주어진 결과에 의한 홀드 신호를 지연시킴으로서 변경되어진다. 따라서, 그러나, 홀드 신호를 변경하는 다른 방법들이 채용될 수도 있고 이런 홀드 신호 변경사항들은 본 발명의 범위안으로 있음으로해서 심사숙고 되어져야 한다.
신호 분석의 다양한 형태들은 도 6a의 신호 분석 회로(105)에서 타이밍 미스매치를 식별하기 위하여 채용되어질 수 있고 이런 신호 분석은 본 발명의 범위안으로 떨어짐으로서 심사숙고 되어져야 한다. 본 발명의 하나의 예시적인 특징에 따르면, 도 6b에 도시된대로, 신호 분석 회로(105)는 디지털 신호 프로세서(DSP) 회로(110)를 포함한다. DSP 회로(110)는 채택되거나 또는 그렇지 않으면 가령 디지털 데이타 DOUT상의 FFT와 같은, 퓨리어 변환을 행하기 위하여 구성되어진다. 일반적 기지에 따라, 퓨리어 변환은 시간-변화 입력 신호(시간 도메인 신호)를 이용하고 주파수 도메인으로 신호를 변환하고, 여기에서 신호 진폭은 주파수 범위를 통해 변한다. FFT는, 예를 들어 도 6b에 도시된대로, 디지털 데이타 DOUT를 주파수 도메인으로 변환시킴으로서 에너지 스펙트럼(110a)를 제공하는 디지털 퓨리어 변환 알고리즘이다.
S/H 회로(100)로 부터 기인한 예시적 에너지 스펙트럼은 예시된 타이밍 미스매치가 없는(가령, 이상적 응답)것을 도 7a에 예시되어 있고, 참조 번호 (120)으로 표시되어 있다. 도 7a의 스펙트럼(120)은 100MHZ 입력 신호(FTEST)가 1000 MHZ 또는 1 GHZ(fCLK)로 샘플되어 있다. 이와는 대조적으로, S/H 회로로 부터 기인한 예시적 에너지 스펙트럼은 둘 또는 그이상의 S/H 서브회로들(102a-102d) 사이에서의 예시된 타이밍 미스매치는 도 7b에 도시되어 있고, 참조 번호 (130)으로 표시되어 있다. 왜곡이 나타난 에너지 스펙트럼(130)은 도 7a의 이상적 응답 스펙트럼(120)과는 다른 타이밍 미스매치에 기인한다;더 상세하게는, 에너지 스파이크(spike)는 다양한 주파수들에 존재한다(주파수들은 입력 테스트 신호 주파수 fTEST및 클럭 신호 주파수 fCLK의 함수다). 따라서, 효율적인 칼리브레이션(홀드 신호 변경사항)은 이들 주파수들에서 에너지 스파이크들(132)을 최소화 할 것이고, 이것으로 인해 디지털화된 출력 DOUT의 에너지 스페트럼(130)은 도 7a의 이상적 스펙트럼(120)에 근접하도록 하게 한다. 타이밍 미스매치는 주어진 fTEST및 fCLK에 대한 특정 주파수들에서 왜곡을 발생시키기 때문에, 이런 특정 주파수들에서 FFT 출력을 조사함으로서, 독립적인 다른 S/H 비이상적인 것들의 타이밍 미스매치를 줄이는 것이 가능하다.
디지털 데이타 DOUT를 분석할때, 만약 S/H 회로(100)가 두개 이상의 S/H 서브회로들(102)을 가진다면, 각종의 가능한 미스매치들이 존재하고 이어지는 에너지 스펙트럼의 분석(가령, 도 7b의 스펙트럼(130))은 S/H 회로(102)가 발생한 왜곡(타이밍 미스매치에 의해 발생된)의 원인을 결정하는데 대한 어려움때문에 도전적이 된다. 본 발명의 하나의 예시적 특징에 따라, 상기-식별된 문제는 디지털 출력 데이타의 데시메이션함으로서(decimation) 극복되어지고, 단지 두개의 S/H 서브회로들의 출력만이 한번에 분석되어진다. 예를 들어, S/H 서브회로들 (102a) 및 (102b)가 각각 서로에 대해 타이밍 미스매치가 나타나는지의 여부를 평가하기 위해서, DOUT은 데시메이션되어져서 S/H 서브회로들 (102a) 및 (102b) 와 관련된 디지털데이타만이 분석되어진다.
어떤 타이밍 미스매치도 존재하지 않을때(가령, 이상적 응답), 데시메이션된 데이타의 예시적 에너지 스펙트럼은 도 7e에 도시되어 있고, 참조 번호 (160)으로 표시되어 있다. 이에 대조적으로, DSP회로(110)에 의해 생성된 예시적 에너지 스펙트럼은 도 7f에 도시된 타이밍 미스매치에 기인한 왜곡을 나타내고, 참조 번호 (170)으로 표시되어 있다. 도 7f에 있는, 왜곡은 각 S/H 서브회로들을 동작시키는 입력 테스트 신호 주파수 fTEST및 클럭 주파수 fCLK의 함수인, 특정 주파수들에서 에너지 스파이크(172)로서 보여지는 것을 주목해라. 하나 또는 그 이상의 S/H 서브회로들(102a-102c)의 효율적인 칼리브레이션은 도 7f의 최소화된 피크(peak)를 초래한다.
S/H 서브회로들(102a)의 두개와 (102c)사이의 타이밍 관계를 분석하기 위하여 디지털 데이타 DOUT을 데시메이션한 후, 또 다른 DOUT의 데시메이션이 같은 서브회로들중의 하나(가령, S/H 서브회로(102a))와, 이것은 마스터(master)로 간주되고, S/H 서브회로들의 또 다른 하나(가령, 서브회로(102b)의 사이에서 처리된다(conduct). 이런 데시메이션을 행하는 하나의 예시적 방법은 만약 전체 S/H 서브회로들이 M개가 있고, M=2N, N은 정수(가령, M=4일때, N=2)라면, 제1 서브회로(102a)가 마스터가 되고, 마스터와 [(M/2)+1]번째 서브회로와 관련된 데이타만이 남겨질때까지 디지털 데이타를 2로 데시메이트한다. 이들 서브회로들의 분석이 끝난후에, 물리적인 S/H 서브회로들(102b-102d)을 재매핑함으로서, 서로 다른 S/H서브회로가 [(M/2)+1]번째 서브회로가 되고, 예를 들면 CLK 신호 선들을 재라우팅(re-routing)에 의해, 따라서, 만약 M=4, DOUT은 S/H 서브회로들로 부터의 데이타 DOUT은 다음에 따른다:
12341234123412341234...;
상기에 설명한 방법으로 데시메이트되면:
13131313131313131313.....
상기에 설명한대로 S/H 서브회로들을 재매핑한후, DOUT은:
13241324132413241324...
상기에 설명한 방법으로 데시메이트되면:
12121212121212121212....,
등등.
도 7e 및 7f는 본 발명의 하나의 예시적 특징에 따라 상기 언급된 데시메이션 및 분석을 도시하고 있다. 도 7e는 데시메이트된 데이타에 대해 에너지 스펙트럼(160)을 예시하고, 이것에 대응하는 S/H 서브회로들(102a 및 102b)은 타이밍 미스매치에 기인하는 어떤 왜곡도 없는 것을 나타낸다(가령, 이상적 응답). 상기의 예에서, 입력 테스트 신호 주파수 fTEST=100 MHZ 이고 클럭 신호 fCLK=1 GHZ이다. 게다가, 신호 분석 단순성 및 안정성을 보장하기 위해서는, fTEST<fCLK/2(N+1)및 fTEST≠fCLK/N 인것이 바람직하다.
도 7f는 동일한 S/H 서브회로들 (102a) 및 (102c)와 관련된 에너지 스펙트럼(170)을 도시하고, 이것은 타이밍 미스매치(및 왜곡과 같은)는 이들 사이에서 존재한다. 일반적으로 두개의 서브회로들에 대한 어떤 타이밍 미스매치도 fCLK/2 ±fTEST에서 나타나지만, 상기에 언급된 데시메이션때문에, 미스매치(설령 있다하더라도)는 fCLK/2 ±fCLK/4 ±fTEST에서 발생할 것이다. 따라서, 에너지 스펙트럼(170)의 분석은, 예를 들어, 이런 주파수들에서(가령, 150 MHZ, 350 MHZ, 650 MHZ 및 850 MHZ) 에너지를 집중시킬 것이다. 도 7f에, 에너지 스파이크(172)는 각각의 S/H 서브회로들 (102a) 및 (102b) 사이의 타이밍 미스매치를 줄이기 위하여 칼리브레이션(서브회로 (102a) 및/또는 (102b)의 둘다 또는 둘중 하나에 대한 홀드 신호의 변경)이 필요하다는 것을 지시하는 관심의 주파수들에서 상주한다는 것을 주목해야 한다. 칼리브레이션 회로(104)에 의한 칼리브레이션에 대해, 상기에 언급된 분석이 칼리브레이션과 관련되어서 다시 행해지고 프로세스는 관심의 주파수들에서 에너지가 최소가 될때까지 계속되느데, 예를 들어, 도 7e에 도시된대로 이상적 응답 스펙트럼(160)이다. 따르는 S/H 회로(100) 동작에 대해, 소망의 상태를 유효화시키기 위해 필요한 제어 데이타는 메모리(109)에 저장된다.
칼리브레이션 프로세스의 상세한 설명으로 가면, 칼리브레이션 회로(104)를 가진 칼리브레이션 회로와 관련된 예시의 S/H 서브회로(102a)는 도8에 아주 상세하게 도시되어져 있다. S/H 회로(102a)는 샘플링 스위치(M1) 및 홀딩 캐패시터 (CHOLD)를 포함한다. 또한, 서브회로(102a)는, 도시된대로, 스위치들 (111) 및(114)를 각각 포함한다. 따르는 예시의 방법에서, S/H 서브회로(102a)는 칼리브레이션 회로(104)와 같이 동작한다. 샘플링 신호"S"가 나타날때(하이로 갈때), 스위치(111)는 닫힘으로서, M1의 게이트가 Vdd에 연결되고 M1이 턴온된다. "S"가 하이로 가는 동시에, 홀드 신호"H"는 로우(low)가 되고, 스위치(114)는 열린다. M1이 온(on) 될때, 입력(사인파 입력 신호 FTEST)은 M1을 통해서 지나가고, 도통이 되어서, 버퍼(116)는 출력 VOUT에 연결된다. 이런 S/H 서브회로 동작은 샘플링 모드로 구성된다.
샘플링 모드가 끊기는 시간이 되었을때, 샘플링 신호"S"가 로우가 되는 반면에, 홀드 신호"H"는 하이로 되고, 이것은 각 스위치(114)를 닫게하고 나머지 스위치(111)를 열게한다. 출력 VOUT의 전압 상태는 M1이 홀딩 캐패시터 CHOLD에 의해 오프(off)되는 동안 유지된다. 따라서, 상기 상태(condition)동안, S/H 서브회로(102a)는 "holding" 모드의 동작이 되고, 여기에서 출력의 스테이트 또는 스테이터스는, 회로 그라운드 전위가 노드(44)에 나타나는 타이밍에 영향을 주는 홀드 신호가 스위치를 닫기 위해 스위치(114)에 도착하는 시간의 함수이다.
도3의 종래기술과 같이 상기에 설명된 대로, 홀드 신호("H")의 상승 에지(rising edge)가 스위치(114)를 닫을때, CLK 에지(edge)와 샘플링 인스턴트 사이에 지연(delay)이 있음으로서, 트랜지스터 M1이 턴 오프가 된다. 이 지연이 모든 서브회로들에 대해 정확하지 않을때, 타이밍 미스매치는 S/H 서브회로들(102a-102d) 사이에서 발생한다. 본 발명은 각 S/H 서브회로(102a-102d)에 대해스위치(114)(H(MOD))를 활성화하도록 사용되는 홀드 신호의 타이밍을 변경함으로서 이런 타이밍 미스매치를 줄이거나 전부를 제거한다.
도8의 S/H 서브회로(102a)에서, FTEST신호는 서브회로 입력에 넣어지고 이것의 스테이트는 홀드 신호"H"의 타이밍에 기반을 둔 "held"이다. 따라서 앞서(supra) 강조된 신호 처리 및 분석의 언급에 있어서, 하나 또는 그이상의 나머지 서브회로 출력들과 같이, 샘플/홀드 싸이클에서 출력 VOUT을 분석함으로서, 칼리브레이션 회로(104)는 각종의 서브회로들 사이에서 소망의 사전 결정된 타이밍 관계를 확립하기 위하여, 서브회로들에 응하는 홀드신호를 변경한다.(에너지 스펙트럼에서 사전 결정된 주파수들엣 에너지 스파이크를 최소화한다)
본 발명의 하나의 예시적 특징에 따라, 다양한 회로들이 지연시키기 위해 채용되거나 또는 그렇지 않으면, 홀드 신호를 변경하는 어떤 이런 회로도 본 발명의 범위안에 속해서 심사숙고 되어야한다. 하나의 예시적 지연 회로(124)는 도9에 도시되어 있다. 지연 회로(124)는 들어오는 홀드 신호를 H(bar)로 바꾸는 제1 인버터(230)을 포함한다. 제1 인버터(230)의 출력은 변환된 홀드 신호(H(bar))를 지연시키기 위해 동작하는 여기에 연결된 다수의 요소들에 의존하는 다양한 것들에 의해서 다수의 선택적인 채용가능한 캐패시티브 로딩 요소들(232)을 갖는다.
캐패시티브 로딩 요소들(232)은 각각의 스위치들 SW0-SWn과 직렬로 연결된 다수의 캐패시터들 C0-Cn을 포함하고, 이들은 제어 회로 또는 메모리(109)(도시되지않음)로 부터의 제어 신호들 또는 제어 데이타 D0-Dn에 의해 제어된다. 제어 신호가 스위치(가령, 스위치 SW0)를 활성화 시킬때, 관련된 캐패시터 C0는 제1 인버터(230)의 출력과 연결됨으로서, H(bar)에 지연을 부가한다. 도9에서 보여지는대로, 모든 스위치들이 열려진다면, H와 관련된 지연은 무시되어지고, 반면에 만약 제어 신호들 D0-Dn이 모든 스위치들이 닫혀지도록 지시한다면, 최대의 홀드 신호 지연이 생기게 될것이다. 지연된 H(bar)신호는 제2 인버터(234)를 통해 변경된 홀드 신호(H(MOD))로서 다시 변환되어진다. 상기에 예시된대로, 같은 크기의 N개의 캐패시터들은 N개의 다른 지연들을 제공한다. 또한, 만약 더큰 레졸루션(resolution)이 홀드 신호 변경에 대해 소망되어진다면, 다른 지연의 크기를 제공하기 위하여 캐패시터들이 서로 다른 크기로 만들어질 수 있다. 예를 들어, 만약 캐패시터 크기가 2진 방식으로 웨이트되어 있다면, 소망하는대로, 2N개의 다른 지연들이 생기게 된다.
따라서, 상기에 언급된대로, 메모리(109)에 저장된 제어 신호는 각각의 S/H 서브회로들에 대한 홀드 신호의 타이밍을 변경하도록 사용되어진다. 또한 타이밍 미스매치가 온도의 함수로서 변하기 때문에, 소망하는대로, 앞에(supra) 설명된 칼리브레이션 프로세스는 회로 온도에 기반을 둔 제어 데이타의 다른 세트를 생성하기 위하여 이용되어진다.
본 발명의 다른 특징에 따라, 도10에 도시된대로, S/H 회로들에 타이밍 미스매치를 줄이기 위한 방법은 개시되어 있고, 참조 번호 (300)으로 표시되어 있다. 방법(300)은 다양한 시간 보간 S/H 서브회로들 사이에서 S/H 서브회로들과 관련된변경된 하나 또는 그이상의 홀드 신호들에 의해 타이밍 미스매치를 줄이는 것에 주로 관계한다. 방법(300)은 단계(302)에 시작하고, 여기에서 아날로그 입력 신호이고, 예를 들어, 사전 결정된 주파수 fTEST를 가진 사인파 입력 신호가 S/H 회로(100)의 입력이다. S/H 회로(100)는 종래의 방법으로 동작하고 입력 신호의 함수인 출력 VOUT이 생성된다. 출력 신호는 각종의 S/H 서브회로들(102a-102d) 사이에서 타이밍 미스매치가 존재하는지의 여부를 결정하기 위하여 단계(304)에서 분석되어진다. 각각의 S/H 서브회로들이 정확하게 서로에 대하여 매치되는 것은 상대적으로 비일반적이기 때문에, 방법(300)은 존재하는 미스매치가 작은지의 여부에 질문을 던짐으로서, 단계(306)에서 "완전히 매치됨"으로 충분히 고려되어진다. 만약 아니라면(단계(306)에서 아니오), 방법(300)은 하나 또는 그이상의 S/H 서브회로들을 예를 들어 단계(308)앞에 설명된 방식인 도6a의 칼리브레이션 회로(104)를 이용해서, 변경한다. 그렇지 않으면(단계(306)에서 예), S/H 회로(100)의 출력에서 왜곡은 받아들일수 있는 레벨이거나 그밑이고 방법(300)은 단계(310)에서 종료한다.
단계(304)에서 S/H 회로 출력의 분석은 각종의 다른 분석 방법론들을 추구하고 이런 모든 방법론들은 본 발명의 범위안에 있음으로서 심사숙고 되어야 한다. 본 발명의 하나의 예시의 특징에 따라, 단계(304)는 도11에 예시된 플로우챠트대로행해질 수 있다. 이런 분석은 단계(320)에서, S/H 회로 출력 데이타를 디지털 데이타로 변환하는 것을 포함한다. 예를 들어, ADC(103)를 이용한다. 그 결과로 디지털 데이타는 예를 들어, 도6a의 DOUT, 단계(322)에서 처리된다. 본 발명의 하나의 예시적 특징에 따라, FFT는 디지털 데이타로 행해지고, 그 결과인 에너지 스펙트럼은 디지털 데이타와 관련되어진다.
단계(322)의 처리된 데이타는 단계(324)에서 각종의 S/H 서브회로들(102a-102d) 사이에 타이밍 미스매치가 존재하는지의 여부를 식별하기 위한 사전 결정된 데이타 포인트들에서 분석되어진다. 예를들어, FFT는 디지털 데이타위에서 행해짐으로서, 예를 들어, 단계(322)에서 DSP 회로(110)과 같은, 데이타를 시간 도메인에서 주파수 도메인으로 변환하고, 그 결과가 에너지 스펙트럼이다. 단계(324)에서,에너지 스펙트럼은 입력 테스트 신호 주파수 및 회로 클럭 주파수의 함수인 하나 또는 그 이상의 사전 결정된 주파수들에서 분석되어진다. 사전 결정된 주파수들에서의 에너지가 최소값이던 아니던 간에 분석함으로서, 타이밍 미스매치가 일어날지의 여부 및 만약 일어났다면 이런 미스매치가 있는 서브회로들 사이에서 발생했는지의 여부를 결정한다.
본 발명의 하나의 예시적 특징에 따라, 단계(322)의 신호 처리는 DSP 회로(110)를 이용한 디지털 데이타에서 FFT를 행하는것은 도 12의 플로우챠트에 도시되어 있다. 최초로, S/H 서브회로들(102a-102d)중의 하나와 관련된 데이타의 부분은 단계(330)에서 마스터로 선택되어지고 나머지 서브회로들과 관련된 모든 데이타는 각각 마스터에 대하여 분석되어질 것이다. 상기의 방법에서, 타이밍 미스매치는 마스터에 대한 나머지 서브회로들의 타이밍 관계에 영향을 줄 수 없는 방법으로 이어져서 조정할 수 있다.
상기 분석 방법론은 단계(322)에서, 남은 데이타가 마스터 및 [(M/2)+1]th서브회로와 관련된 데이타만이 남겨질때까지 디지털 데이타를 2로 데시메이팅함으로서 행해진다. 또한 만약 M=4 인 서브회로인 경우, 남겨진 디지털 데이타는 각각제 1 및 제 3 서브회로들 (102a) 및 (102c)와 관련되어 있다. 데시메이트된 데이타는 데시메이트된 데이타를 FFT 행하기 위해서 DSP를 이용해서 처리되고 그결과로 ,단계(324)에서 스펙트럼이 두개의 각각의 S/H 서브회로들 사이에서 타이밍 미스매치를 식별하고 최소화하기 위하여 분석되어진다. 앞서(supra) 설명한대로, 타이밍 미스매치는 서브회로들과 관련된 하나 또는 두개의 홀드 신호를 변경함으로서, 서브회로들중의 하나 또는 두개를 칼리브레이션에 의해 최소화 할 수 있다.
분석(단계322)는 모든 S/H 서브회로들이 분석되어졌는지의 여부에 대한 쿼리가 단계(336)에서 계속된다. 만약 아니라면(단계336에서 아니오), 단계(338)에서 각종의 S/H 서브회로들(마스터를 제외한)(102b-102d)은 물리적으로 재할당되고, 예를 들면, 각각의 클럭 신호 선들을 재라우팅함으로서 회로(100)로 부터 디지털 데이타 출력의 순서가 변경이 된다(즉, 서브회로 재할당). 재배치된(re-ordered) 디지털 데이타는 단계(332)에서 다시 데시메이트된다. 예를들어, 데이타가 재배치되어졌기 때문에 남은 데이타는 S/H 서브회로들 (102a) 및 (102d)과 관련될 수 있다.단계(334)는 FFT를 행하고 선택된 서브회로와 관련된 타이밍 미스매치를 식별하고 최소화하기 위하여 데시메이트된 데이타와 관련된 에너지 스펙트럼을 분석한다. 단계들(332-338)은 마스터에 대해 서브회로들이 분석되어질때가지 계속되고(단계336에서 예), 단계(322)에서 분석은 단계(340)에서 종료하는 것을 지시한다.
본 발명의 다른 특징에 따라, 도1의 단계(322)에서 처리 및 분석은 도 13에 도시된 플로우챠트에 따라 다른 방법으로 행해질 수 있고 참조 번호 (400)으로 표시되어 있다. 처리 및 분석은 여전히 디지털 데이타상의 FFT를 행하는 것을 포함하지만, 자세하게는 이 처리는 다르게 행해진다. 최초로, S/H 서브회로들중의 하나는, 예를 들어, 제1 서브회로(102a), 단계(402)에서 마스터로서 선택되어진다. 그다음에, 정수 변수가 수를 세는데 사용된다 예를 들어, J는 초기화되고 단계(404)에서 초기값 2를 받는다. 하기에 더 자세히 설명되는대로, 변수는 이어지는 데시메이션 처리에 이용될 것이다.
S/H 회로(100)로 부터의 디지털 출력 데이타 DOUT는 마스터 및 J번째 서브회로와 관련된 데이타를 선택함으로서 단계(406)에서 데시메이트되고, 현재로서는 제2 서브회로(102b)이므로 J=2(가령, 12121212....)이다. 데시메이트된 데이타는 다음에 처리된다. 그러나, 데시메이션때문에, 고조파가 에너지 스펙트럼 타이밍 미스매치와 관련된 고조파를 마스킹하는(mask) 결과로서 발생한다(이것이 분석의 목적이다). 따라서 데시메이션 처리와 관련된 고조파들은 무시되고 또는 단계(408)에서 결과로서 생긴 에너지 스펙트럼을 여과한다. 여과된 에너지 스펙트럼은 선택된 두개의 서브회로들(데시메이션 처리에 의해 선택된대로) 사이의 타이밍 미스매치를 식별하고 최소화하기 위하여 단계(410)에서 분석되어지고 사용되어진다.
이것의 예가 도 7c 및 7d에 도시되어 있다. 도 7c는 오프셋이 없는 12121212....데시메이션에 대한 출력 스펙트럼을 보여준다. 143a-143d로 라벨링(label)된 스파이크들은 데시메이션에 기인하는 왜곡을 나타낸다. 이들 스파이크들은 여과되어진다. 도 7d에서, 121212...에 대한 출력 스펙트럼은 오프셋이 있는것을 데시메이션은 보여준다. 스파이크들(153a-153d)은 데시메이션에 기인하고 무시되어진다. 스파이크(152)는 타이밍 미스매치에 기인하고 칼리브레이션 알고리즘에 의해 최소화된다.
방법(400)은 단계(412)에서 쿼리를 갖고 계속되는데, 정수 J는 M과 커거나 또는 같고, 여기에서 M은 서브회로들의 총갯수를 나타낸다(가령, M=4). 만약 아니라면(단계412에서 아님), 모든 서브회로들은 아직 분석되지 않았고 서브회로 변수 J는 단계(414)에서 증가되므로 J=3이 된다. 단계(406)에서 데시메이션은 반복되어지고 제1 및 제3 S/H 서브회로들과 관련있는 데이타는 유지된다(가령, 13131313....). 단계들(406-414)은 단계(412)에서 J≥M 이 될때까지 반복해서 계속되고(모든 서브회로들 102a-102d이 분석되어진다), 방법(400)은 단계(416)에서 종료한다것을 지시한다.
비록 상기 설명에서 아날로그 신호 패스가 하나의-목적에 따라 도시되고 설명되어있지만, 구현들은 차동 아날로그 신호 패스를 사용하는 구현들이 채용되어지고 본 발명의 범위안에 있음으로서 심사숙고 되어져야 한다.
비록 상기에 설명된 기술은 회로가 처음으로 턴온될 때 발생하는 것으로 설명되어 있지만, ADC의 동작동안 사용되는 시스템의 조건들에 의존해서, 규칙적 또는 비규칙적 간격을 또한 지원되어질 수 있다. 이런 사용은 본 발명의 범위안에 있음으로서 심사숙고 되어야 한다. 또한, 비록 상기에 설명한 기술이 ADC 칼리브레이션 주기동안, ADC가 출력을 생성하지 못하는 동안, 발생하는것으로서 설명되어져있고, 만약 부가적인 S/H 회로 또는 서브회로들이 사용가능하다면, 배경으로 또한 행해질 것이다. 이런 동작은 본 발명의 범위안에 있음으로서 심사숙고 되어야 한다.
비록 본 발명이 몇몇의 양호한 실시예 또한 실시예들에 대해서 도시되고 설명되어 있지만, 본 명세서 및 첨부한 도면들을 읽고 이해하는것은 다른 당업자에게 일어날 수 있는 동등한 개조 및 변경들은 확실하다. 다양한 기능들에 관해서,상기에 설명된 구성 요소들(어셈블리들, 장치들, 회로들, 등)은 행해지고, 용어들("수단" 참조를 포함된)은 이런 구성 요소들이 대응할려고 하는 것, 지시하는것, 설명된 구성 요소의 특정 기능을 행하는 어떤 구성 요소와 같은 것을 설명하기 위해 사용되고, 비록 구조적으로 본 명세서에서 기능을 행하는 개시된 구조에 동등하지는 않지만 본 발명의 예시적 실시예들이 도시되어 있다. 또한 본 발명의 특별한 특징은 몇개의 실시예들중 단하나에 대해 개시되어 있고, 이런 특징은 소망하고 어떤 주어진 또는 특별한 애플리케이션에 대한 장점으로서, 다른 실시예들의 하나 또는그이상의 다른 특징들을 합친다. 또한, 용어 "포함함"은 상세한 설명 및 청구항들로 사용되고, 이 용어는 용어 "포함함(comprising)"과 마찬가지로 내포적 의도로 사용된다.

Claims (28)

  1. 입력과 출력 사이에 병렬로 연결된 다수의 샘플/홀드 서브회로들;
    상기 다수의 샘플/홀드 서브회로들에 부속된 메모리 - 상기 메모리는 칼리브레이션 데이타(calibration data)를 가지고 있음 - ; 및
    상기 다수의 샘플/홀드 서브회로들에 연결되어 있는 칼리브레이션 회로 - 상기 칼리브레이션 회로는 상기 다수의 샘플/홀드 서브회로들 중 하나 이상에 대한 칼리브레이션 데이타를 사용하여 홀드 신호를 변경시키는 동작을 함으로서, 다수의 샘플/홀드 서브회로들간의 타이밍 미스매치(timing mismatch)와 그에 따른 왜곡을 저감시킴-
    를 포함하는 고속 샘플/홀드 회로.
  2. 제1항에 있어서,
    상기 칼리브레이션 회로는 각 샘플/홀드 서브회로에 대한 홀드 신호를 각각 변경하기 위한 서브-칼리브레이션 회로(sub-calibration circuit)를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  3. 제1항에 있어서,
    상기 칼리브레이션 회로는 다수의 샘플/홀드 서브회로들과 선택적으로 연결되고,
    제1 상태에서 상기 샘플/홀드 회로는 칼리브레이션 모드에 있으며, 상기 칼리브레이션 회로는 다수의 샘플/홀드 서브회로들과 연결되고,
    제2 상태에서 상기 샘플/홀드 회로는 동작 모드에 있으며, 상기 칼리브레이션 회로는 다수의 샘플/홀드 서브회로들로부터 분리되어 있는 것을 특징으로 하는 고속 샘플/홀드 회로.
  4. 제1항에 있어서,
    상기 칼리브레이션 회로는 상기 다수의 샘플/홀드 서브회로들 중 하나 이상에 대한 홀드 신호를 각각 지연시키는 동작을 하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  5. 제1항에 있어서,
    상기 칼리브레이션 회로는,
    샘플/홀드 서브회로 출력 검출 회로;
    상기 검출회로에 연결된 제어 회로; 및
    상기 제어 회로에 연결된 변경 회로
    를 포함하되,
    상기 검출 회로는 샘플/홀드 서브회로의 출력의 상태를 검출하는 동작을 하고,
    상기 제어 회로는 상기 검출된 상태에 응답하여, 하나 이상의 제어 신호들을생성하는 동작을 하며,
    상기 변경 회로는 상기 하나 이상의 제어 신호들에 응답하여 홀드 신호의 타이밍을 변경하는 동작을 하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  6. 제5항에 있어서,
    상기 검출 회로는 아날로그/디지털 컨버터인 것을 특징으로 하는 고속 샘플/홀드 회로.
  7. 제5항에 있어서,
    상기 변경 회로는 상기 하나 이상의 제어 신호들에 응답하여 상기 홀드 신호를 지연시키는 동작을 하는 홀드 신호 지연 회로를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  8. 제7항에 있어서,
    상기 홀드 신호 지연 회로는 홀드 신호 입력 및 홀드 신호 출력을 갖는 다중-지연(multi-delay) 회로를 포함하고,
    상기 입력과 상기 출력 사이의 지연은 상기 하나 이상의 제어 신호들의 함수인 것을 특징으로 하는 고속 샘플/홀드 회로.
  9. 제8항에 있어서,
    상기 다중-지연 회로는,
    상기 홀드 신호 입력에 연결된 제1 인버터 회로 - 상기 제1 인버터 회로의 출력은 반전된 홀드 신호를 포함함 -;
    상기 제1 인버터의 출력에 연결되어 있는 하나 이상의 선택적으로 연결된 지연 소자(element)들 - 제1 인버터 회로 출력에 연결된 지연 소자들의 개수는 상기 하나 이상의 제어 신호들의 함수임 -; 및
    상기 하나 이상의 선택적으로 연결된 지연 소자들에 연결된 입력을 가지며 추가로 출력을 포함하는 제2 인버터 회로 - 제2 인버터 회로의 출력은 관련 지연을 갖는 반전된 홀드 신호의 반전을 포함하고, 상기 지연은 상기 하나 이상의 제어 신호들을 통해 그에 연결된 지연 소자들의 개수의 함수임 -
    를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  10. 제9항에 있어서,
    상기 지연 소자들은 캐패시터를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  11. 입력과 출력 사이에 서로 병렬로 연결된 다수의 샘플/홀드 서브회로들;
    상기 다수의 샘플/홀드 서브회로들에 부속된 메모리 - 상기 메모리는 칼리브레이션 데이타를 가지고 있슴 -;및
    각각의 샘플/홀드 서브회로들에 각각 부속된 칼리브레이션 서브회로 - 각각의 칼리브레이션 서브회로는 칼리브레이션 데이타를 이용함으로서 그와 관련된 홀드 신호를 변경하는 동작을 함으로써, 상기 다수의 샘플/홀드 서브회로들 사이의 타이밍 미스매치를 저감시키고 그와 관련된 왜곡을 최소화함-
    를 포함하는 고속 샘플/홀드 회로.
  12. 제11항에 있어서,
    각 칼리브레이션 서브회로는 샘플/홀드 서브회로에 각각 선택적으로 연결되어 있고,
    상기 샘플/홀드 서브회로는 각 샘플/홀드 서브회로로부터 분리될 때는 정상적으로 동작하고,
    상기 칼리브레이션 서브회로들은 상기 칼리브레이션 서브회로들이 각각 연결되었을 때는 홀드 신호들을 각각 변경하는 동작을 하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  13. 제11항에 있어서,
    칼리브레이션 모드에서, 샘플/홀드 회로는 또한 사인파 테스트 신호를 각각의 샘플/홀드 서브회로에의 입력으로서 수신하는 동작을 하고, 각 홀드 신호를 사용해서 각각의 샘플/홀드 서브회로에 대한 출력을 생성하는 동작을 하며,
    각 칼리브레이션 서브회로는 사전 결정된 기준(criteria)에 따라 타이밍 미스매치를 최소화하기 위해 그 각각의 홀드 신호를 변경하는 동작을 하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  14. 제11항에 있어서,
    상기 샘플/홀드 서브회로들 사이의 타이밍 미스매치 조건을 식별하는 동작을 하는 신호 분석 회로; 및
    상기 신호 분석 회로에 연결되어 동작하고 상기 타이밍 미스매치에 응답하여 하나 이상의 제어 신호들을 생성하는 동작을 하는 제어 회로
    를 더 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  15. 제14항에 있어서,
    상기 신호 분석 회로는 상기 샘플/홀드 회로의 출력에 대해 푸리에(Fourier) 변환을 행하여 그와 관련된 에너지 스펙트럼을 생성하도록 되어 있는 디지털 신호 처리 회로를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  16. 제14항에 있어서,
    상기 샘플/홀드 회로의 출력을 상기 디지털 신호 처리 회로에 의한 처리를 위해 디지털 데이타로 변환하는 동작을 하는 아날로그/디지털 컨버터를 포함하는 것을 특징으로 하는 고속 샘플/홀드 회로.
  17. 제14항에 있어서,
    상기 지연 회로는 상기 홀드 신호와 관련된 노드에 대한 용량 부하의 부가에 의해 각각의 상기 샘플/홀드 서브회로에 대한 상기 홀드 신호를 지연시키는 동작을 하고,
    상기 용량성 부하량은 상기 하나 이상의 제어 신호들의 함수인 것을 특징으로 하는 고속 샘플/홀드 회로.
  18. 고속의 병렬 연결된 샘플/홀드회로에서의 타이밍 미스매치를 저감시키는 방법에 있어서,
    다수의 샘플/홀드 서브회로들과 관련된 타이밍 미스매치를 검출하는 단계;
    상기 샘플/홀드 회로내의 하나 이상의 다수의 샘플/홀드 서브회로들에 대한 홀드 신호를 변경하는 단계; 및
    상기 변경된 홀드 신호들을 활용하여 상기 샘플/홀드 서브회로들을 각각 동작시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 다수의 샘플/홀드 서브회로와 관련된 타이밍 미스매치를 검출하는 단계는,
    상기 샘플/홀드 회로와 관련된 출력 데이타를 디지털 데이타로 변환하는 단계;
    상기 디지털 데이타에 대한 신호 처리를 행하는 단계; 및
    상기 처리된 디지털 데이타를 분석하고, 이 분석을 이용해서 타이밍 미스매치가 존재하는지의 여부를 결정하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 디지털 데이타에 대한 신호 처리를 행하는 단계는 디지털 데이타에 대해 푸리에 변환을 행하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서,
    상기 푸리에 변환은 고속 푸리에 변환(fast Fourier transform)을 포함하는 것을 특징으로 하는 방법.
  22. 제19항에 있어서,
    상기 처리된 디지털 데이타를 분석하는 단계는,
    상기 처리된 신호 데이타와 관련된 주파수 스펙트럼을 계산(evaluate)하는 단계; 및
    상기 주파수 스펙트럼에 기초하여 타이밍 미스매치의 존재 여부를 결정하는 단계
    를 포함하는 것을 특징으로 하는 방법
  23. 제22항에 있어서,
    상기 처리된 디지털 데이타를 분석하는 단계,
    하나 이상의 사전 결정된 주파수들에서 주파수 스펙트럼을 계산하는 단계; 및
    주파수 스펙트럼의 진폭이 사전 결정된 임계치를 초과하는 경우, 상기 샘플/홀드 서브회로들 사이에 타이밍 미스매치가 존재하는 것으로 결정하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  24. 제19항에 있어서,
    상기 디지털 데이타에 대해 신호 처리를 행하는 단계는,
    상기 샘플/홀드 서브회로들 중의 하나와 관련된 디지털 데이타의 일부분(portion)을 선택하고 이 샘플/홀드 서브회로들 중의 하나를 마스터로서 확립하는 단계;
    상기 샘플/홀드 서브회로들 중의 다른 하나와 관련된 상기 디지털 데이타의 다른 일부분을 선택하는 단계;
    디지털 데이타의 상기 선택된 부분에 대해 고속 푸리에 변환을 행함으로써, 그와 관련된 에너지 스펙트럼을 생성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  25. 제24항에 있어서,
    상기 디지털 데이타에 대해 신호 처리를 행하는 단계는,
    (a) 상기 이전에 미선택된 샘플/홀드 서브회로들 중의 하나와 관련된 디지털 데이타의 또다른 부분을 선택하는 단계;
    (b) 디지털 데이타의 상기 또다른 부분 및 마스터 샘플/홀드 서브회로와 관련된 상기 데이타에 대해 고속 푸리에 변환을 수행함으로써, 그와 관련된 에너지 스펙트럼을 생성하는 단계; 및
    (c) 상기 샘플/홀드 서브회로와 관련된 상기 데이타 모두가 선택되고 처리될 때까지 상기 단계 (a) 및 (b)를 반복하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  26. 제19항에 있어서,
    샘플/홀드 서브회로들의 개수는 M (여기서, M은 1보다 큰 정수임)이고,
    상기 디지털 데이타에 대한 신호 처리를 행하는 단계는,
    상기 샘플/홀드 서브회로들 중의 하나와 관련된 디지털 데이타의 일부분을 선택하는 단계 - 상기 하나의 샘플/홀드 서브회로는 마스터를 포함함 -;
    디지털 데이타의 남은 부분이 디지털 데이타 나머지(digital data remains)를 포함할 때까지 상기 디지털 데이타를 2로 데시메이트(decimate)하는 단계 - 상기 남은 부분은 상기 마스터 샘플/홀드 서브회로 및 [(M/2)+1] 번째 샘플/홀드 서브회로와 관련됨 -; 및
    상기 디지털 데이타의 남은 부분에 대해 고속 푸리에 변환을 행함으로써, 마스터 및 [(M/2)+1] 번째 샘플/홀드 서브회로들과 관련된 에너지 스펙트럼을 생성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서,
    상기 디지털 데이타에 대한 신호 처리를 행하는 단계는,
    (a) 상기 마스터 샘플/홀드 서브회로를 제외한 상기 샘플/홀드 서브회로들을 재할당하는 단계;
    (b) 상기 재할당된 샘플/홀드 회로와 관련된 출력 데이타를 디지털 데이타로 변환하는 단계;
    (c) 상기 마스터 샘플/홀드 서브회로와 관련된 디지털 데이타의 일부분을 선택하는 단계;
    (d) 디지털 데이타의 남은 부분이 디지털 데이타 나머지를 포함할 때까지 디지털 데이타를 2로 데시메이트하는 단계 - 상기 나머지 부분은 상기 마스터 샘플/홀드 서브회로 및 [(M/2)+1] 번째 샘플/홀드 서브회로와 관련됨 -;
    (e) 상기 디지털 데이타의 남은 부분에 대해 고속 푸리에 변환을 행함으로써, 마스터 및 [(M/2)+1] 번째 샘플/홀드 서브회로들과 관련된 에너지 스펙트럼을 생성하는 단계; 및
    (f) 상기 샘플/홀드 서브회로들과 관련된 상기 디지털 데이타 모두가 처리될때까지 상기 단계 (a)-(e)를 반복하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서,
    상기 샘플/홀드 서브회로들을 재할당하는 단계는 상기 샘플/홀드 서브회로들과 관련된 다수의 클럭 신호 라인들을 그들간에 재라우팅(re-routing)하는 단계를 포함하는 것을 특징으로 하는 방법.
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