KR200174129Y1 - Memory copy system of duplex cpu board in atm exchange - Google Patents

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Abstract

본 고안은 ATM 교환기 내 CPU 보드(Board)의 이중화(Duplexing)에 관한 것으로, 특히 파이프 라인(Pipeline) 기법을 이용해 복사 타이밍(Copy Timing)을 맞추어 지연없이 데이타를 전송하도록 한 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템에 관한 것이다.The present invention relates to the duplexing of CPU boards in an ATM switch, and in particular, a duplicated CPU board of an ATM switch that transmits data without delay by adjusting copy timing by using a pipeline method. Relates to a memory copy system.

종래 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템은 버퍼의 지연 시간을 무시한 설계 구조를 가지고 있었으나, 본 고안에 의해 제어 로직에서 버퍼의 출력과 메모리의 저장을 제어함과 동시에 레지스터에서 데이타를 파이프 라인 방식으로 래취시켜 줌으로써, 복사 타이밍을 맞추어 지연없이 데이타를 전송하여 고성능 CPU와 응답 시간이 빠른 DRAM을 사용하는 보드에 적합한 메모리 복사 동작을 수행할 수 있다.In the redundant CPU board of the ATM switch, the memory copying system has a design structure that ignores the delay time of the ATM switch. However, according to the present invention, the control logic controls the output of the buffer and the storage of the memory and pipelines data from registers. By matching the timing of the copy, data can be transferred without delay to perform the memory copy operation for boards using high-performance CPUs and DRAMs with fast response times.

Description

에이티엠 교환기의 이중화 씨피유 보드에서 메모리 복사 시스템Memory Copy System on Redundant CPI Board of ATM Switch

본 고안은 ATM 교환기 내 CPU 보드(Board)의 이중화(Duplexing)에 관한 것으로, 특히 파이프 라인(Pipeline) 기법을 이용해 복사 타이밍(Copy Timing)을 맞추어 지연없이 데이타를 전송하도록 한 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템에 관한 것이다.The present invention relates to the duplexing of CPU boards in an ATM switch, and in particular, a duplicated CPU board of an ATM switch that transmits data without delay by adjusting copy timing by using a pipeline method. Relates to a memory copy system.

종래에 개발된 버퍼(Buffer)를 이용한 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템은 도 1에 도시된 바와 같이, 제1버퍼(11A, 11B)와, 제2버퍼(12A, 12B)와, 멀티플렉서(13A, 13B)와, 메모리(14A, 14B)를 포함하여 이루어져 있다.As shown in FIG. 1, a memory copy system in a redundant CPU board of an ATM exchanger using a buffer developed in the related art has a first buffer 11A, 11B, a second buffer 12A, 12B, and a multiplexer. 13A, 13B, and memory 14A, 14B.

상술한 바와 같이 구성된 시스템에서는 A측 프로세서 보드에서 해당 제2버퍼(12A, 12B)를 통해 B측 프로세서 보드로 복사가 이루어진다고 할 경우, A측 프로세서에서 데이타와 어드레스를 해당 A측 제1버퍼(11A)를 통해 해당 A측 메모리(14A)에 저장시켜 주고 제어 신호를 해당 A측 멀티플렉서(13A)에 인가하므로써, 해당 A측 프로세서의 제어에 따라 해당 A측 메모리(14A)에 저장된 데이타는 데이타 버스를 통해, 또한 어드레스는 어드레스 버스를 통해 해당 A측 버퍼(12A)로 판독되어진다.In the system configured as described above, when a copy is made from the A side processor board to the B side processor board through the second buffers 12A and 12B, the A side processor transfers the data and the address from the A side first buffer ( Data stored in the A-side memory 14A under the control of the A-side processor is stored in the A-side memory 14A through 11A) and the control signal is applied to the A-side multiplexer 13A. The address is also read into the corresponding A side buffer 12A via the address bus.

그리고, 해당 A측 버퍼(12A)는 해당 A측 멀티플렉서(13A)를 통해 인가되는 제어 신호에 따라 해당 A측 메모리(14A)로부터 판독한 데이타와 어드레스를 해당 B측 제2버퍼(12B)로 출력시켜 데이타 버스와 어드레스 버스를 통해 해당 B측 메모리(14B)에 저장되어진다. 이 때 중요한 사항은 해당 A측 버퍼(12A)의 데이타 및 어드레스의 출력을 해당 제어 신호와의 동기(Synchronous)를 맞추어야 한다는 점이다.The A-side buffer 12A outputs data and addresses read from the A-side memory 14A to the B-side second buffer 12B according to a control signal applied through the A-side multiplexer 13A. Are stored in the corresponding B-side memory 14B via the data bus and the address bus. At this time, an important matter is that the output of the data and address of the A-side buffer 12A must be synchronized with the corresponding control signal.

이와 같이, 해당 A측 메모리(14A)에서 해당 B측 메모리(14B)로 복사를 하는 경로를 살펴보면 해당 두 개의 제2버퍼(12A, 12B)를 경과하게 되므로, 약 10(ns) 정도의 지연(Delay)이 발생하게 되나, 종래의 경우에는 해당 프로세서의 클럭(Clock)의 속도가 느리므로 별 문제는 되지 않았었다.As described above, looking at the path for copying from the A-side memory 14A to the B-side memory 14B, since the two second buffers 12A and 12B pass, a delay of about 10 ns ( Delay) occurs, but in the related art, the clock speed of the processor is slow, so it was not a problem.

그런데, 수 백 MHz 이상의 클럭을 사용하는 고속 CPU의 경우에는 타이밍(Timing)의 문제가 발생하게 되는데, 즉 상술한 바와 같이 구성된 시스템은 버퍼 지연 시간을 무시한 설계로써 저속의 클럭 속도를 이용하는 CPU에서는 가능하나, 고속의 CPU에 의한 메모리 응답 속도의 증가 추세에 따라 적합하지 않다.However, in the case of a high-speed CPU using a clock of several hundred MHz or more, there is a problem of timing. That is, the system configured as described above is possible in a CPU using a low clock speed because the design ignores the buffer delay time. However, it is not suitable for the increasing trend of memory response speed by a high speed CPU.

이와 같이, 종래 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템은 메모리 복사 시에 제어 신호의 동기에 맞추어 두 개의 버퍼를 거쳐야 하므로 시간 지연이 발생하여 고속 CPU의 메모리 응답 속도에는 만족시켜 주지 못하는 문제점이 있었다.As described above, the memory copying system in the redundant CPU board of the conventional ATM exchanger has to pass two buffers according to the synchronization of the control signal during the memory copying, and thus there is a problem in that the memory response speed of the high speed CPU cannot be satisfied. .

상술한 바와 같은 문제점을 해결하기 위해, 본 고안은 ATM 교환기 CPU 보드의 이중화에 관한 것으로, 파이프 라인 기법을 이용해 복사 타이밍을 맞추어 지연없이 데이타를 전송하므로써, 고성능 CPU와 응답 시간이 빠른 DRAM을 사용하는 보드에 적당한 메모리 복사할 수 있도록 하고자 하는데, 그 목적이 있다.In order to solve the above problems, the present invention relates to the redundancy of the ATM switch CPU board, which uses a high-performance CPU and a fast response time by transferring data without delay by matching the copy timing using a pipeline technique. I want to be able to copy the appropriate memory to the board, but its purpose is to do so

도 1은 종래 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템을 나타낸 구성 블록도.1 is a block diagram illustrating a memory copy system in a redundant CPU board of a conventional ATM switch.

도 2는 본 고안의 실시예에 따른 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템을 나타낸 구성 블록도.2 is a block diagram illustrating a memory copy system in a redundant CPU board of an ATM switch according to an embodiment of the present invention;

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 제1버퍼 22 : 제2버퍼21: the first buffer 22: the second buffer

23 : 멀티플렉서 24 : 메모리23: Multiplexer 24: Memory

25 : 레지스터 26 : 제어 로직25: Register 26: Control Logic

상기와 같은 목적을 달성하기 위한 본 고안은 제1버퍼와, 제2버퍼와, 멀티플렉서와, 메모리를 구비하는 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템에 있어서, 복사하는 측의 상기 메모리로부터 데이타를 해당 복사하는 측의 상기 제2버퍼로 래취시키며, 복사되는 측의 상기 제2버퍼를 통해 인가되는 데이타를 해당 복사되는 측의 상기 메모리에 래취시키는 레지스터와; 프로세서로부터 인가되는 제어 신호에 따라 상기 복사하는 측의 상기 제2버퍼 출력을 제어하며, 상기 복사되는 측의 상기 제2버퍼를 통해 인가되는 제어 신호에 따라 상기 복사되는 측의 상기 멀티플렉서를 제어하는 제어 로직을 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a memory copy system in a redundant CPU board of an ATM exchanger having a first buffer, a second buffer, a multiplexer, and a memory, wherein data is copied from the memory on the copy side. A register which latches into the second buffer of the copying side and latches data applied through the second buffer of the copying side into the memory of the copying side; A control to control the second buffer output of the copying side according to a control signal applied from a processor, and to control the multiplexer of the copying side according to a control signal applied through the second buffer of the copying side Characterized by including the logic.

본 고안은 메모리를 복사하는 과정에 있어 발생되는 지연으로 인해 타이밍의 차이가 발생하는 겻을 대비하기 위해 파이프 라인 기법을 이용하여 레지스터를 포함시켜 버퍼가 다음의 데이타를 통과시키고 있더라도 이전의 데이타를 해당 레지스터에서 래취(Latch)하고 있음으로 복사되는 측의 타이밍에 알맞게 메로리에 데이타를 전송할 수 있도록 하는데, 이하 첨부된 도면을 참고하여 다음과 같이 설명한다.The present invention uses a pipeline technique to include registers in order to prepare for the timing difference caused by the delay in copying memory. By latching in a register, data can be transmitted to the memory according to the timing of the copying side. Hereinafter, the data will be described with reference to the accompanying drawings.

먼저, 본 고안의 실시예에 따른 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템은 도 2에 도시된 바와 같이, 제1버퍼(21A, 21B)와, 제2버퍼(22A, 22B)와, 멀티플렉서(23A, 23B)와, 메모리(24A, 24B)와, 레지스터(25A, 25B)와, 제어 로직(26A, 26B)를 포함하여 이루어진다.First, as shown in FIG. 2, a memory copy system in a redundant CPU board of an ATM switch according to an embodiment of the present invention includes a first buffer 21A, 21B, a second buffer 22A, 22B, and a multiplexer ( 23A, 23B, memories 24A, 24B, registers 25A, 25B, and control logic 26A, 26B.

상기 제1버퍼(21A, 21B)와, 제2버퍼(22A, 22B)와, 멀티플렉서(23A, 23B)와, 메모리(24A, 24B)는 종래의 구성과 동일하므로, 그 설명을 생략한다.Since the first buffers 21A and 21B, the second buffers 22A and 22B, the multiplexers 23A and 23B and the memories 24A and 24B are the same as in the conventional configuration, the description thereof is omitted.

상기 레지스터(25A, 25B)는 복사하는 측의 메모리(24A, 24B)로부터 다음의 데이타를 인가받아 저장함과 동시에 해당 복사하는 측의 메모리(24A, 24B)로부터 이전에 인가받았던 데이타를 해당 복사하는 측의 제2버퍼(22A, 22B)로 래취시키며, 복사되는 측의 제2버퍼(22A, 22B)를 통해 인가되는 다음의 데이타를 저장함과 동시에 해당 복사되는 측의 제2버퍼(22A, 22B)를 통해 이전에 인가받았던 데이타를 해당 복사되는 측의 메모리(24A, 24B)에 래취시켜 준다.The registers 25A and 25B receive and store the next data from the memory 24A and 24B of the copying side, and simultaneously copy the data previously applied from the memory 24A and 24B of the copying side. The second buffer 22A, 22B of the second buffer 22A, 22B, and stores the next data applied through the second buffer 22A, 22B of the copying side and simultaneously stores the second buffer 22A, 22B of the copying side. The previously authorized data is latched into the memory 24A, 24B of the corresponding copy side.

상기 제어 로직(26A, 26B)는 프로세서로부터 인가되는 제어 신호에 따라 복사 타이밍을 맞추기 위해 상기 복사하는 측의 제2버퍼(22A, 22B) 출력을 제어하며, 상기 복사되는 측의 제2버퍼(22A, 22B)를 통해 인가되는 제어 신호에 따라 상기 복사되는 측의 멀티플렉서(23A, 23B)를 제어하여 상기 복사되는 측의 메모리(24A, 24B)에 데이타를 저장시킨다.The control logic 26A, 26B controls the output of the second buffer 22A, 22B on the copying side to adjust the copy timing according to a control signal applied from the processor, and the second buffer 22A on the copying side. Control the multiplexers 23A and 23B on the copied side according to a control signal applied through 22B to store data in the memories 24A and 24B on the copied side.

그 다음으로, 본 고안의 실시예에 따른 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템은 다음과 같이 동작을 수행한다.Next, the memory copy system in the redundant CPU board of the ATM switch according to the embodiment of the present invention performs the operation as follows.

본 고안에 의해 제2버퍼(22A, 22B)와 메모리(24A, 24B) 사이에 레지스터(25A, 25B)를 각각 구비함으로써 데이타를 수신하는 프로세서 보드 측에서 안정되게 데이타를 복사할 수 있게 되어 있다.According to the present invention, the registers 25A and 25B are provided between the second buffers 22A and 22B and the memories 24A and 24B, respectively, so that data can be stably copied on the processor board side for receiving data.

본 고안의 A측 보드와 B측 보드는 이중화되어 있는 구조로 동일한 성능의 시스템이고 내부 클럭과 CPU의 동작 속도가 동일하다고 볼 수 있으며, 해당 A측 보드에서 해당 B측 보드로 메모리 내용을 복사하는 경우에 대해 다음과 같이 설명한다.The A side board and the B side board of the present invention have a redundant structure and can be regarded as the same performance system, and the internal clock and CPU operation speed are the same, and the memory contents are copied from the A side board to the corresponding B side board. The case will be described as follows.

종래의 경우에는 데이타가 두 개의 버퍼를 경과하므로 지연이 발생하는데 빠른 속도에 의하여 B측 메모리가 복사가 되기도 전에 제어 신호와의 타이밍이 어긋나 제대로 해당 데이타를 복사할 수가 없었으나, 본 고안에 의해 A측 프로세서에서 데이타와 어드레스를 A측 제1버퍼(21A)를 통해 상기 A측 메모리(24A)에 저장시켜 주고 제어 신호를 A측 멀티플렉서(23A)와 A측 제어 로직(26A)에 인가하게 된다.In the conventional case, since data passes through two buffers, a delay occurs. Due to the high speed, the timing of the control signal is shifted even before the B-side memory is copied, and thus the corresponding data cannot be copied properly. The side processor stores data and addresses in the A side memory 24A through the A side first buffer 21A, and applies a control signal to the A side multiplexer 23A and the A side control logic 26A.

이에, 상기 A측 멀티플렉서(23A)를 통해 제어 신호를 상기 A측 메모리(24A)에 인가시켜 상기 A측 메모리(24A)에 저장된 데이타를 상기 A측 레지스터(25A)로 판독시키며, 상기 A측 레지스터(25A)는 상기 A측 메모리(24A)로부터 인가되는 다음의 데이타를 저장함과 동시에 상기 A측 메모리(24A)로부터 인가받았던 이전의 데이타를 상기 A측 제2버퍼(22A)로 인가하게 된다.Accordingly, a control signal is applied to the A side memory 24A through the A side multiplexer 23A to read data stored in the A side memory 24A into the A side register 25A, and the A side register. The 25A stores the next data applied from the A-side memory 24A and simultaneously applies the previous data received from the A-side memory 24A to the A-side second buffer 22A.

그러면, 상기 A측 제어 로직(26A)은 프로세서로부터 인가되는 제어 신호에 따라 상기 A측 제2버퍼(22A)의 출력을 제어하는데, 즉 상기 A측 제2버퍼(22A)는 상기 A측 제어 로직(26A)의 제어에 따라 상기 A측 레지스터(25A)로부터 래취된 이전의 데이타를 상기 B측 제2버퍼(22B)로 출력시키며, 이와 동시에 상기 A측 제어 로직(26A)로부터 인가되는 제어 신호를 상기 B측 제2버퍼(22B)에도 인가시켜 준다.Then, the A side control logic 26A controls the output of the A side second buffer 22A according to the control signal applied from the processor, that is, the A side second buffer 22A is the A side control logic. Under the control of (26A), previous data captured from the A side register 25A is output to the B side second buffer 22B, and at the same time, a control signal applied from the A side control logic 26A is outputted. The B side second buffer 22B is also applied.

이에 따라, 상기 B측 제2버퍼(22B)는 상기 A측 제2버퍼(22A)로부터 인가되는 데이타를 상기 B측 레지스터(25B)에 인가시켜 줌과 동시에 제어 신호를 B측 제어 로직(26B)에도 인가시켜 주므로써, 상기 B측 레지스터(25B)는 상기 B측 제2버퍼(22B)로부터 다음의 데이타를 인가받아 저장함과 동시에 상기 B측 제2버퍼(22B)로부터 인가받았던 이전의 데이타를 상기 B측 메모리(24B)에 인가시켜 주는데, 해당 B측 제어 로직(26B)은 상기 B측 레지스터(25B)로부터 제어 신호를 인가받아 B측 멀티플렉서(23B)를 제어하여 상기 B측 레지스터(25B)로부터 래취되는 이전의 데이타를 상기 B측 메모리(24B)에 저장시켜 준다.Accordingly, the B-side second buffer 22B applies data applied from the A-side second buffer 22A to the B-side register 25B and simultaneously transmits a control signal to the B-side control logic 26B. In addition, the B side register 25B receives and stores the next data from the B side second buffer 22B and stores the previous data received from the B side second buffer 22B. The B-side control logic 26B receives a control signal from the B-side register 25B and controls the B-side multiplexer 23B from the B-side register 25B. The previous data to be captured is stored in the B-side memory 24B.

상술한 바와 같이 데이타를 복사하는 동작의 흐름을 나타내면 아래의 표 1과 같은데, 여기서 `[0000]'은 영 번지의 데이타를 나타내고 `[0001]'은 일 번지의 데이타를 나타내고 `[0002]'은 이 번지의 데이타를 나타내고 `[0003]'은 삼 번지의 데이타를 나타내고 `[0004]'은 사 번지의 데이타를 나타낸다.As described above, the operation of copying data is shown in Table 1 below, where `[0000] 'represents data of zero address and` [0001]' represents data of one address and `[0002] ' Represents the data of this address, `[0003] 'represents the data of address three, and` [0004]' represents the data of address four.

A측 메모리A side memory A측 버퍼A side buffer B측 버퍼B side buffer B측 레지스터B side register B측 메모리B side memory [0001][0001] [0000][0000] [0000][0000] [0000][0000] [0000][0000] [0002][0002] [0001][0001] [0001][0001] [0000][0000] [0000][0000] [0003][0003] [0002][0002] [0002][0002] [0001][0001] [0000][0000] [0004][0004] [0003][0003] [0003][0003] [0002][0002] [0001][0001]

상기 표 1과 같이, 본 고안의 데이타 복사 동작의 흐름이 파이프 라인 구조로서, 상기 일 번지의 데이타가 상기 B측 메모리(24B)에 복사되는 순간에 상기 B측 레지스터(25B)에는 상기 이 번지의 데이타, 상기 B측 제2버퍼(22B)와 A측 제2버퍼(22A)에는 상기 삼 번지의 데이타가 진행되고 있으며, 상기 A측 메모리(24A)에서는 상기 사 번지의 데이타를 출력시킬 준비를 하고 있게 된다.As shown in Table 1, the flow of the data copy operation of the present invention is a pipelined structure, and the B-side register 25B is stored in the B-side register 25B when the data of one address is copied to the B-side memory 24B. The data at the third address is in progress in the data, the second B buffer 22B and the second A buffer 22A, and the memory A is prepared to output the data at the four addresses. Will be.

즉, 복사되는 상기 B측 보드의 데이타가 한 클럭 늦게 전송되나, 상기 파이프 라인 식으로 데이타가 래취되기 때문에 전체적으로 보았을 경우에 복사 동작 수행은 전혀 느려지지 않는다.That is, the data of the B side board to be copied is transmitted one clock later, but since the data is latched by the pipeline type, the copy operation is not slowed down at all.

이상과 같이, 본 고안에 의해 제어 로직에서 버퍼의 출력과 메모리의 저장을 제어함과 동시에 레지스터에서 데이타를 파이프 라인 방식으로 래취시켜 줌으로써, 복사 타이밍을 맞추어 지연없이 데이타를 전송하여 고성능 CPU와 응답 시간이 빠른 DRAM을 사용하는 보드에 적합한 메모리 복사 동작을 수행할 수 있다.As described above, the present invention controls the buffer output and memory storage in the control logic and latches the data in registers in a pipelined manner, thereby transferring the data without delay in accordance with the copy timing, thereby providing high performance CPU and response time. It is possible to perform a memory copy operation suitable for boards using this fast DRAM.

Claims (1)

제1버퍼(21A, 21B)와, 제2버퍼(22A, 22B)와, 멀티플렉서(23A, 23B)와, 메모리(24A, 24B)를 구비하는 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템에 있어서,In a memory copy system in a redundant CPU board of an ATM exchanger having a first buffer 21A, 21B, a second buffer 22A, 22B, multiplexers 23A, 23B, and memories 24A, 24B, 복사하는 측의 상기 메모리(24A, 24B)로부터 데이타를 해당 복사하는 측의 상기 제2버퍼(22A, 22B)로 래취시키며, 복사되는 측의 상기 제2버퍼(22A, 22B)를 통해 인가되는 데이타를 해당 복사되는 측의 상기 메모리(24A, 24B)에 래취시키는 레지스터(25A, 25B)와;Data is latched from the memories 24A and 24B on the copying side to the second buffers 22A and 22B on the copying side and applied through the second buffers 22A and 22B on the copying side. Registers (25A, 25B) latching in the memory (24A, 24B) on the corresponding copy side; 프로세서로부터 인가되는 제어 신호에 따라 상기 복사하는 측의 상기 제2버퍼(22A, 22B) 출력을 제어하며, 상기 복사되는 측의 상기 제2버퍼(22A, 22B)를 통해 인가되는 제어 신호에 따라 상기 복사되는 측의 상기 멀티플렉서(23A, 23B)를 제어하는 제어 로직(26A, 26B)을 포함하여 이루어진 것을 특징으로 하는 ATM 교환기의 이중화 CPU 보드에서 메모리 복사 시스템.Control the output of the second buffer (22A, 22B) of the copying side in accordance with a control signal applied from a processor, and according to the control signal applied through the second buffer (22A, 22B) of the copying side And a control logic (26A, 26B) for controlling the multiplexers (23A, 23B) on the side to be copied.
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