KR20010094544A - Method of reducing loading effect - Google Patents

Method of reducing loading effect Download PDF

Info

Publication number
KR20010094544A
KR20010094544A KR1020000016913A KR20000016913A KR20010094544A KR 20010094544 A KR20010094544 A KR 20010094544A KR 1020000016913 A KR1020000016913 A KR 1020000016913A KR 20000016913 A KR20000016913 A KR 20000016913A KR 20010094544 A KR20010094544 A KR 20010094544A
Authority
KR
South Korea
Prior art keywords
trench
loading effect
material layer
material film
substance layer
Prior art date
Application number
KR1020000016913A
Other languages
Korean (ko)
Inventor
원대중
김형훈
이상민
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000016913A priority Critical patent/KR20010094544A/en
Publication of KR20010094544A publication Critical patent/KR20010094544A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step

Abstract

PURPOSE: The method is provided to effectively reduce loading effects by forming a dummy pattern in a trench. CONSTITUTION: A trench(302) is formed in a first substance layer(300). A plurality of dummy patterns(304) having regular distance are formed in the trench(302). A second substance layer(306) is then filled into the trench(302). The second substance layer(306) is then planarized to expose the surface of the first substance layer(300). The height of the dummy patterns(304) is same to the depth of the trench(302). The planarization of the second substance layer(306) is used to a CMP(chemical mechanical polishing).

Description

로딩 효과 감소 방법{METHOD OF REDUCING LOADING EFFECT}How to reduce loading effects {METHOD OF REDUCING LOADING EFFECT}

본 발명은 반도체 제조 방법에 관한 것으로써, 좀 더 구체적으로 로딩 효과 감소 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor, and more particularly, to a method for reducing loading effects.

반도체 제조 공정 중 대부분을 차지하는 사진 공정과 식각 공정은 공정 진행에 있어서 상당수의 모니터링(monitoring) 과정을 통해 각 해당 프로세스가 원하는 만큼 결과대로 진행이 되었는지 검증하는 과정을 필요로 하고 있다.Photographic and etch processes, which make up most of the semiconductor manufacturing process, require a large number of monitoring processes to verify that each process is performing as desired.

예를 들면, 원하는 만큼 산화막이 증착되어 있는지, 또는 원하는 만큼의 트렌치(trench) 깊이가 형성되어 있는지 등을 확인해야 한다. 따라서 타겟(target)이 정해지고 이를 모니터링하는 여러 방법이 고안되었다.For example, it is necessary to check whether the oxide film is deposited as much as desired or whether trench depth is formed as much as desired. Thus, several targets have been established and various methods of monitoring them have been devised.

가장 정확히 모니터링하려면 원하는 공정이 진행된 후 SEM(Scanning Electron Microscope) 검사를 비롯한 파괴검사를 통해 보는 방법이 정확하겠지만, 실제 진행에 관계된 현실적인 문제 때문에 아주 극단적인 경우를 제외하고는 거의 불가능하다고 할 수 있다.For the most accurate monitoring, it would be accurate to see through the destruction test, including SEM (Scanning Electron Microscope) inspection after the desired process, but it is almost impossible except in extreme cases due to the actual problem related to the actual progress.

따라서, 실제적으로 가능한 모니터링 방법이 광학 설비를 이용한 패턴(pattern) 인식을 이용하는 방법이다. 이 방법은 웨이퍼(wafer) 위에 모니터링을 위한 패턴이나 Tox 자리를 만들어서 메인 칩(main chip)이 겪는 실제 공정을 같이 겪게 한 후, 광학 설비로 막질의 두께 변화를 측정하는 것이다. 그러나, Tox 자리가 메인 칩 내의 관련 부위에 비해 상당히 크기 때문에 메인 칩 내의 두께 변화와 Tox 자리의 두께 변화는 큰 차이가 생기게 된다.Therefore, a practically possible monitoring method is a method using pattern recognition using optical equipment. This method involves creating a pattern or Tox spot for monitoring on the wafer to share the actual process that the main chip undergoes, and then measuring the thickness change of the film with an optical facility. However, since the Tox site is considerably larger than the relevant portion in the main chip, there is a big difference between the thickness change in the main chip and the thickness change of the Tox site.

따라서, Tox 자리를 메인 칩 내의 관련 부위와 비슷하도록 만들어 주면 측정 데이터(data) 수치가 실제 수치와 비슷해질 것이고, 또한 실제 보고자하는 부분을 어느 정도 믿을 만한 수치 안에서 모니터링할 수 있으므로, 공정 진행에 따른 실제와 유사한 모니터링이 가능해질 수 있다.Therefore, if you make the Tox position similar to the relevant part in the main chip, the measured data value will be similar to the actual value, and you can monitor the part you want to see within a certain reliable amount, according to the process progress. Real-world monitoring can be enabled.

도 1 및 도 2는 종래의 문제점을 보여주는 단면도이다.1 and 2 are cross-sectional views showing a conventional problem.

도 1을 참조하면, 반도체 기판 상에 제 1 물질막(100)을 형성한다. 상기 제 1 물질막(100)의 셀 영역에 트렌치(trench, 102)를 형성한다. 상기 트렌치(102)의 폭(WD1)은 약 180nm 정도이다. 상기 트렌치(102)를 채우도록 상기 제 1물질막(100) 전면에 제 2 물질막(104)을 형성한다. 상기 제 2 물질막(104)을 화학적 기계적 연마(CMP) 공정을 통해 상기 제 1 물질막(100) 상부 표면이 노출될 때까지 평탄화 식각한다. 그 결과, 상기 트렌치(102)만 상기 제 2 물질막(104)으로 채워진다. 이 때, 도 1에서 보는 바와 같이 로딩 효과(loading effect)에 의해 상기 트렌치(102) 중심부(DT1)의 상기 제 2 물질막(104)의 상부 표면이 더 식각되어 주변보다 높이가 낮게 된다.Referring to FIG. 1, a first material film 100 is formed on a semiconductor substrate. A trench 102 is formed in the cell region of the first material layer 100. The width WD1 of the trench 102 is about 180 nm. A second material film 104 is formed on the entire surface of the first material film 100 to fill the trench 102. The second material layer 104 is flattened and etched until the upper surface of the first material layer 100 is exposed through a chemical mechanical polishing (CMP) process. As a result, only the trench 102 is filled with the second material film 104. At this time, as shown in FIG. 1, the upper surface of the second material film 104 of the center portion DT1 of the trench 102 is etched by the loading effect, so that the height is lower than the surroundings.

도 2를 참조하면, 도 1에서와 마찬가지로 제 1 물질막(200) 내에 트렌치(202)를 형성하고 상기 트렌치(202)를 제 2 물질막(204)으로 채운다. 상기 트렌치의 폭(WD2)은 200㎛ 정도로써 도 1에서의 트렌치(102)의 폭보다 넓다. 따라서, 상기 제 2 절연막(204)을 화학적 기계적 연마 공정으로 평탄화 식각하면 로딩 효과가 더 심해져 도 2를 보듯이 상기 트렌치(202) 중심부(DT2)의 상기 제 2 물질막(204)의 상부 표면이 상기 도 1에서는 보는 것보다 더 식각되어 주변과의 높이 차, 즉, 단차가 심해진다. 이와 같이 단차가 커지면 후속 공정 진행에 어려움을 가중시킨다.Referring to FIG. 2, as in FIG. 1, a trench 202 is formed in the first material layer 200 and the trench 202 is filled with the second material layer 204. The width WD2 of the trench is about 200 μm, which is wider than the width of the trench 102 in FIG. 1. Accordingly, when the second insulating film 204 is planarized by a chemical mechanical polishing process, the loading effect is further increased. As shown in FIG. 2, the upper surface of the second material film 204 in the center portion DT2 of the trench 202 may be formed. In FIG. 1, the etch is more etched than it is seen, so that the height difference with the surroundings, that is, the step difference is increased. This step increases the difficulty of subsequent process.

본 발명의 목적은 트렌치를 물질막으로 채울 때 발생하는 로딩 효과를 감소하는 방법을 제공하는 것이다.It is an object of the present invention to provide a method of reducing the loading effect that occurs when filling a trench with a material film.

도 1은 트렌치 폭이 좁은 경우의 로딩 효과를 보여주는 단면도;1 is a cross-sectional view showing the loading effect when the trench width is narrow;

도 2는 트렌치 폭이 넓은 경우의 로딩 효과를 보여주는 단면도; 및2 is a cross-sectional view showing a loading effect when the trench width is wide; And

도 3은 트렌치 내에 더미 패턴을 형성한 경우의 로딩 효과를 보여주는 단면도이다.3 is a cross-sectional view illustrating a loading effect when a dummy pattern is formed in a trench.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100, 200, 300 : 제 1 물질막 102, 202, 302 : 트렌치100, 200, 300: first material film 102, 202, 302: trench

104, 204, 306 : 제 2 물질막 304 : 더미 패턴104, 204, 306: Second material film 304: Dummy pattern

상술한 목적을 달성하기 위한 본 발명에 의하면, 로딩 효과 감소 방법은 제 1 물질막 내에 트렌치를 형성한다. 상기 트렌치 내에 소정 간격을 갖는 더미 패턴을 상기 트렌치 내에 형성한다. 상기 트렌치를 채우도록 상기 제 1 물질막 상에 제 2 물질막을 형성한다. 상기 제 1 물질막 상부 표면이 노출될 때까지 상기 제 2 물질막을 평탄화 식각한다.According to the present invention for achieving the above object, the loading effect reduction method forms a trench in the first material film. A dummy pattern having a predetermined distance in the trench is formed in the trench. A second material layer is formed on the first material layer to fill the trench. The second material layer is planarized and etched until the upper surface of the first material layer is exposed.

(실시예)(Example)

도 3을 참조하여 본 발명에 따른 로딩 효과 감소 방법을 자세히 설명한다.Referring to Figure 3 will be described in detail the method of reducing the loading effect according to the present invention.

본 발명의 신규한 로딩 효과 감소 방법은 트렌치 내에 더미 패턴을 형성하여 트렌치의 간격을 줄인다.The novel loading effect reduction method of the present invention forms a dummy pattern in the trench to reduce the gap between the trenches.

도 3은 본 발명의 바람직한 실시예에 따른 로딩 효과 감소 방법을 보여주는 단면도이다.3 is a cross-sectional view showing a loading effect reduction method according to a preferred embodiment of the present invention.

실제 공정 진행 중에 같은 증착/식각/화학적 기계적 연마(CMP:Chemical Mechanical Polishing)를 하더라도 패턴(pattern)의 밀도가 높은 부분과 패턴 밀도가 낮은 부분간에는 이른바, 단차라는 것이 존재한다. 이런 단차의 대표적인 차이를 반도체 진행 공정 중에 보면, 셀(cell) 영역과 코아/주변(core/periphery) 영역 등이 대표적으로 차이가 남을 알 수 있다. 즉, 셀 영역보다 비교적 매우 넓은 패턴을 갖는 코아/주변 영역의 경우엔 화학적 기계적 연마 공정과 같이 패턴 밀도에 영향받는 공정에서 화학적 기계적 연마되는 양이 셀 영역보다 더 크다는 것을 알 수 있다.Even when the same deposition / etching / chemical mechanical polishing (CMP) is performed during the actual process, there is a so-called step between the high density of the pattern and the low density of the pattern. When the representative difference of the step is seen in the semiconductor process, it can be seen that the cell region and the core / periphery region are typically different. That is, in the case of the core / peripheral region having a pattern that is relatively much wider than the cell region, it can be seen that the amount of chemical mechanical polishing is greater than that of the cell region in a process affected by the pattern density, such as a chemical mechanical polishing process.

그러나, 실제 셀 영역의 Tox를 모니터링하는 것이 현실상 불가능하므로 코아/주변 영역 내에 실제 셀 영역의 면적보다 큰 패턴을 만들어 이것을 광학 장비를 사용하여 모니터링하기 때문에 이러한 단차에 의한 문제를 극복할 수 없다.However, since it is impossible to monitor the Tox of the actual cell area in reality, it is impossible to overcome the problem caused by such a step because a pattern larger than the area of the actual cell area is created in the core / peripheral area and monitored by using optical equipment.

따라서, 이러한 단차에 의한 모니터링의 부정확성을 극복하기 위해서는 셀 영역보다 낮게 측정될 수 있는 코아/주변 영역 내의 Tox 모니터링 부위를 낮게 측정되지 않도록, 전체 면적은 넓게 형성하되 실제 패턴을 작은 더미 패턴(dummy pattern)들을 이용하여 셀 영역과 같은 공정 로딩(loading)을 갖도록 함으로써 극복할 수 있다.Therefore, in order to overcome the inaccuracy of the monitoring due to the step, the entire area is formed to be large so as not to measure the Tox monitoring area in the core / peripheral area that can be measured lower than the cell area. Can be overcome by having the same process loading as the cell region.

도 3을 참조하면, 제 1 물질막(300) 내에 트렌치(302)를 형성한다. 상기 트렌치(302)의 폭(WD3)은 약 200㎛ 정도이다. 상기 트렌치(302) 내에 일정 간격을 갖는 더미 패턴(dummy pattern, 304)을 형성한다. 상기 더미 패턴(304) 간의 간격은 약 180nm 정도이다. 상기 트렌치(302)를 채우도록 상기 제 1 물질막(300) 전면에 제 2 물질막(306)을 형성한다. 상기 제 1 물질막(300)의 상부 표면이 노출될 때까지 상기 제 2 물질막(306)을 화학적 기계적 연마(CMP) 공정을 통해 평탄화 식각한다. 그 결과, 도 3에서 보듯이 상기 더미 패턴(304) 사이의 상기 제 2 물질막(306)에 로딩 효과가 나타나지만 상기 더미 패턴(304)으로 인하여 로딩 효과가 상기 더미 패턴(304)이 없을 경우보다는 감소한다.Referring to FIG. 3, a trench 302 is formed in the first material film 300. The width WD3 of the trench 302 is about 200 μm. Dummy patterns 304 having a predetermined interval are formed in the trench 302. The gap between the dummy patterns 304 is about 180 nm. A second material layer 306 is formed on the entire surface of the first material layer 300 to fill the trench 302. The second material layer 306 is planarized etched through a chemical mechanical polishing (CMP) process until the upper surface of the first material layer 300 is exposed. As a result, as shown in FIG. 3, the loading effect appears in the second material layer 306 between the dummy patterns 304, but the loading effect is not obtained when the dummy pattern 304 is absent due to the dummy pattern 304. Decreases.

본 발명은 트렌치 내에 더미 패턴을 형성하고 트렌치 내부를 물질막으로 채움으로써 평탄화 식각시 로딩효과를 줄일 수 있는 효과가 있다.The present invention has the effect of reducing the loading effect during the planarization etching by forming a dummy pattern in the trench and filling the inside of the trench with a material film.

Claims (3)

제 1 물질막 내에 트렌치를 형성하는 단계;Forming a trench in the first material film; 상기 트렌치 내에 소정 간격을 갖는 더미 패턴을 상기 트렌치 내에 형성하는 단계;Forming a dummy pattern in the trench with a predetermined gap in the trench; 상기 트렌치를 채우도록 상기 제 1 물질막 상에 제 2 물질막을 형성하는 단계; 및Forming a second material film on the first material film to fill the trench; And 상기 제 1 물질막 상부 표면이 노출될 때까지 상기 제 2 물질막을 평탄화 식각하는 단계를 포함하는 로딩 효과 감소 방법.And planarizing etching the second material layer until the upper surface of the first material layer is exposed. 제 1 항에 있어서,The method of claim 1, 상기 더미 패턴의 높이는 상기 트렌치 깊이와 동일한 것을 특징으로 하는 로딩 효과 감소 방법.And the height of the dummy pattern is equal to the depth of the trench. 제 1 항에 있어서,The method of claim 1, 상기 제 2 물질막 평탄화 방법은 화학적 기계적 연마(CMP) 공정을 사용하는 것을 특징으로 하는 로딩 효과 감소 방법.And the second material film planarization method uses a chemical mechanical polishing (CMP) process.
KR1020000016913A 2000-03-31 2000-03-31 Method of reducing loading effect KR20010094544A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000016913A KR20010094544A (en) 2000-03-31 2000-03-31 Method of reducing loading effect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000016913A KR20010094544A (en) 2000-03-31 2000-03-31 Method of reducing loading effect

Publications (1)

Publication Number Publication Date
KR20010094544A true KR20010094544A (en) 2001-11-01

Family

ID=19660714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000016913A KR20010094544A (en) 2000-03-31 2000-03-31 Method of reducing loading effect

Country Status (1)

Country Link
KR (1) KR20010094544A (en)

Similar Documents

Publication Publication Date Title
CN110310953A (en) A kind of semiconductor device structure and preparation method thereof
US7316963B2 (en) Method for manufacturing semiconductor device
JP4627448B2 (en) Semiconductor device and manufacturing method of semiconductor device
US6279147B1 (en) Use of an existing product map as a background for making test masks
KR20010094544A (en) Method of reducing loading effect
JP2004363608A (en) Semiconductor device equipped with measurement pattern that can improve measurement reliability and measurement method for semiconductor device utilizing measurement pattern
KR100733815B1 (en) Method for manufacturing probe structure
US7115425B2 (en) Integrated circuit process monitoring and metrology system
US6030903A (en) Non-destructive method for gauging undercut in a hidden layer
JP2975843B2 (en) Monitor for length measurement
US7039488B2 (en) Method of determining remaining film thickness in polishing process
US7693682B2 (en) Method for measuring critical dimensions of a pattern using an overlay measuring apparatus
JP2005072403A (en) Semiconductor device and manufacturing method thereof
JPH08148490A (en) Line width control pattern and line width control method by use thereof
KR100505414B1 (en) method for forming align key
CN112951805B (en) Three-dimensional memory with marking structure, preparation method thereof and displacement monitoring method
JP2002083792A (en) Manufacturing method for semiconductor device, and the semiconductor device
US20220415724A1 (en) Multiple-level interconnect structure and manufacturing method thereof
KR100587035B1 (en) Method for forming align mark of semiconductor wafer
JPH11340131A (en) Manufacture of semiconductor integrated circuit
KR100949899B1 (en) Method for Manufacturing Capacitor of Semiconductor Device
KR100316054B1 (en) Method For Forming The Test Pattern For Measuring Isolation Layer
KR100299518B1 (en) Method for forming alignment key of semiconductor device
KR19980045163A (en) Manufacturing Method of Semiconductor Device
KR20070066050A (en) Overlay vernier of semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination