KR20010086086A

KR20010086086A - 대역폭 할당을 위한 분산된 계층적 스케줄링 및아비트레이션

Info

Publication number: KR20010086086A
Application number: KR1020017007076A
Authority: KR
Inventors: 마렉스테판 파카스키; 이안데이빗 존슨
Original assignee: 파워 엑스 리미티드
Priority date: 1998-12-22
Filing date: 1999-12-01
Publication date: 2001-09-07
Also published as: ATE334534T1; GB9828143D0; WO2000038376A1; JP2002533995A; CA2353622A1; DE69932533D1; CN1338168A; US7099355B1; EP1142229A1; AU1398900A; EP1142229B1

Abstract

다수의 높은-대역폭 입력 및 출력 포트간의 교차 접속을 제공하는 마스터 제어의 지시하에 있는 중앙 스위치를 포함하는 디지털 스위칭 시스템에 이용되는 스케줄링 및 아비트레이션 배열이 제공된다. 스위치의 인그레스 측에는 각 높은 대역폭 입력 포트당 하나씩의 비율로 다수의 인그레스 멀티플렉서가 제공되고, 한편 스위치의 에그레스 측에는 각 높은 대역폭 출력 포트당 하나씩의 비율로 다수의 에그레스 멀티플렉서가 제공된다. 각 인그레스 멀티플렉서는 N개의 낮은 대역폭 데이터 소스를 지원하는 N개의 입력 큐 셋트와, 각각의 낮은 대역폭 출력 데이터 소스당 하나씩의 비율로 M개의 가상 출력 큐 셋트를 포함한다. 스케줄링 및 아비트레이션 배열은 3개의 대역폭 할당 테이블을 포함한다. 그들 중 하나인 인그레스 포트 테이블은 N×M 엔트리들을 갖는 입력 큐와 연관되고, 각각의 엔트리는 특정 가상 출력 큐에 대한 대역폭 할당을 정의하도록 배열된다. 제2 테이블은 에그레스 포트 테이블로서, M 엔트리들을 갖는 가상 출력 큐와 연관되고, 각 엔트리는 중앙 스위치의 높은 대역폭 포트의 가상 출력 큐로의 대역폭 할당을 정의하도록 배열된다. 제3 테이블은 중앙 할당 테이블로서, 마스터 제어부에 위치하고, (M/N)²엔트리를 갖으며, 각각의 엔트리는 중앙 스위치를 통해 각 가능 접속으로 할당된 가중치를 지정한다.

Description

대역폭 할당을 위한 분산된 계층적 스케줄링 및 아비트레이션{DISTRIBUTED HIERARCHICAL SCHEDULING AND ARBITRATION FOR BANDWIDTH ALLOCATION}

네트워크에서 관리가능한 대역폭에 대한 요구가 계속적으로 증가함에 따라, 포트 카운트의 스케일 및 집합된 대역폭으로부터 제어의 복잡성을 완화시키는 새로운 스위치 설계 기술의 개발이 요구되고 있다. 본 발명은 보장된 대역폭을 스위치를 통해 각각의 가능한 접속에 할당하는 능력을 유지하면서 임의의 크기의 스위치가 구축될 수 있는 수단을 제공하는 스위치 구조 및 일련의 방법을 기술한다. 디지털 스위치는 데이터 스트림을 일련의 소스 컴포넌트로부터 일련의 목적지 컴포넌트로 라우팅하는데 이용된다. 셀 기반 스위치는 동일한 크기 셀의 스트림으로 패킷화된 데이터에 작용한다. 큰 스위치에서, 라우팅 기능은 계층적으로 구현될 수 있고, 다시 말하면 낮은 대역폭 포트의 셋트들이 더 적은 수의 높은 대역폭 포트로 모여지고, 이들은 중앙 스위치에서 상호 접속된다.

본 발명은 데이터 스위칭 시스템에 관한 것으로, 특히 그러한 시스템을 위한 스케줄링 및 아비트레이션(arbitration) 배열에 관한 것이다.

도 1은 데이터 스위치의 단순화된 형태를 도시한 도면.

도 2는 에그레스(egress) 멀티플렉서를 도시한 도면.

도 3은 에그레스 멀티플렉서에 이용되는 가중 라운드로빈(round robin) 아비터(arbiter)를 도시한 도면.

도 4는 라운드로빈 아비터의 분할을 도시한 도면.

도 5는 라운드로빈 아비터의 동작을 도시한 도면.

도 6은 3비트 가중치를 갖는 4포트 인터커넥트(interconnect)를 위한 할당을 도시한 도면.

도 7은 본 발명의 원리에 기반한 소규모 스위치의 블럭 다이어그램를 도시한 도면.

본 발명의 목적은 그러한 계층적 스위치에서 이용될 수 있는 대역폭 할당 배열을 제공하는 것이다.

본 발명은 마스터 제어부의 지시하에 있는 중앙 스위치가, 인그레스(ingress) 멀티플렉서가 중앙 스위치의 인그레스측에서 각각의 높은 대역폭 입력 포트당 하나씩의 비율로 접속되고 에그레스(egress) 멀티플렉서가 상기 중앙 스위치의 에그레스측에서 각각의 높은 대역폭 입력 포트당 하나씩의 비율로 접속되는 다수의 높은 대역폭 포트간의 교차 접속을 제공하는 형태의 디지털 데이터 스위칭 배열에 이용하기 위한 스케줄링 및 아비트레이션 프로세스 - 각 인그레스 멀티플렉서는 N개의 낮은 대역폭 출력 데이터 소스를 지원하는 N개의 입력 큐 셋트 및 각각의 낮은 대역폭 출력 대역폭 소스에 대해 하나씩인 M개의 가상 출력 큐의 셋트를 포함함 -를 제공하는 것으로서, 상기 스케줄링 및 아비트레이션 배열은 3개의 대역폭 할당 테이블, 즉 각각이 특정 가상 출력 큐에 대한 대역폭 할당을 정의하도록 배열되는 N×M 엔트리들을 갖는 상기 입력 큐에 관련된 인그레스 포트 테이블, 각각이 상기 중앙 스위치의 높은 대역폭 포트의 가상 출력 큐로의 대역폭 할당을 정의하도록 배열되는 M 엔트리들을 갖는 가상 출력 큐에 관련된 에그레스 포트 테이블, 및 상기 마스터 제어부에 위치하고 각각이 상기 중앙 스위치를 통해 각 가능 접속에 할당되는 가중치를 지정하는 (M/N)²엔트리를 구비한 중앙 할당 테이블을 포함하는 것을 특징으로 한다.

본 발명의 특징에 따르면, 입력 큐의 스케줄링은 N-웨이(way) 가중 라운드로빈에 따라 수행되는 것을 특징으로 하는 스케줄링 및 아비트레이션 프로세스를 제공한다.

본 발명의 또 다른 특징에 따르면, (2^w-1) 비트 각각의 N 워드들을 한 워드내의 w_n"1"로 인터리빙함으로써 구축되는 요구 벡터 리스트를 이용하여, 상기 N-웨이 가중 라운드로빈을 N·(2^w-1)-웨이 비가중 라운드 로빈에 의해 구현- w는 가중치를 정의하는 비트수이고, w_n은 상기 큐 n의 가중치임 -하는 것을 제공한다.

여러가지 특징을 갖는 본 발명은 이하의 도면을 참조하여 설명된 하나의 실시예에 따라 더 잘 이해될 것이다.

먼저, 도 1을 참조하면, 계층적 스위치의 모식적인 다이어그램을 도시하고 있다. 중앙 인터커넥트(1)은 다수의 높은-대역폭 포트간의 교차 접속을 제공한다. 인그레스(ingress)측의 멀티플렉서(2) 셋트와 에그레스측의 디멀티플렉서(3, demultiplexer) 셋트는 낮은 대역폭 포트와 높은 대역폭 포트간의 집합 기능을 제공한다. 낮은 대역폭 포트는 스위치로부터 인그레스측의 데이터 소스(4) 및 에그레스 측의 데이터 목적지(5)로의 접속을 제공한다. 실제, 스위치는 전이중성 포트를 지원하는 것이 요구되므로, 인그레스 멀티플렉스 및 대응하는 디멀티플렉서는 이하에서는 "라우터"로 명명되는 단일 전이중성 장치로 간주될 수 있다. 전형적으로는 데이터 스위치는 동시계류중인 특허출원번호 PCT/GB99/03748에 개시된 타입의 것이 될 수도 있다.

주목해야 할 점은, 중앙 인터커넥트(1)가 바로 계층적 스위치이고, 즉 상기 설명한 방법들을 임의의 수의 계층 레벨을 갖는 스위치에 적용할 수도 있다는 점이다.

다수의 데이터 소스로부터 인터리빙(interleave)된 셀의 시퀀스를 포함하는, 스위치로부터 특정 목적지까지의 데이터 스트림을 제어하여, 그 대역폭의 선정 부분이 각 데이터 소스로부터 셀로 전송되는 것을 보장하는 메카니즘을 제공하는 것이 이들 방법들의 목적이다.

도 2는 인그레스 멀티플렉서의 구조를 도시하고 있다. 인그레스 멀티플렉서는 낮은 대역폭 입력 포트의 셋트를 통해 데이터 소스로부터 데이터 스트림의 셋트를 수신한다. 각 데이터 스트림은 동일한 크기 셀의 시퀀스(즉, 동일한 비트수의 데이터)이다. N개의 낮은 대역폭 포트(21) 셋트의 각각이 N개의 입력 큐(22)의 하나를 채운다. 인그레스 제어 유닛(23)이 입력 큐내의 각 셀로부터 목적지 어드레스를 추출하여 M개의 가상 출력 큐(24) 셋트에 전송한다. 스위치에는 낮은 대역폭 출력 포트 각각에 대해 하나의 가상 출력 큐가 있다. 인그레스 멀티플렉서는, 또한 M-엔트리 에그레스 테이블(28)에 따라 셀을 가상 출력 큐(24)로부터 높은 대역폭 링크(26)를 통해 중앙 인터커넥트(1)로 스케줄링함으로써 이 기능을 구현하는 인터커넥트 링크 제어 유닛(25)을 포함한다.

도 1에 화살표로 나타난 데이터 플로우 뿐만 아니라, 백 프레서(back pressure)의 플로우나 각 데이터 플로우에 관련된 플로우 제어 정보의 플로우도 있다. 이러한 제어 플로우는 도 2에서 점선(dash line) 화살표로 나타내었다. 인그레스 멀티플렉서는 N×M-엔트리 인그레스 포트 테이블(27)을 포함하는데, 이는 그 대역폭이 입력 포트를 가로질러 특정 에그레스 포트(특정 가상 출력 큐를 통해)에 배분되는 방법을 정의한다. 이 테이블은 인그레스 제어 유닛(23)에 이해 이용되어 개개의 가상 출력 큐에 들어간 데이터 소스에 백프레서를 언제 (및 어느 정도로) 가할 것인지를 결정한다.

도 1의 인그레스 멀티플렉서(2)는 가상 출력 큐의 상태를 나타내는 제어 정보를 "접속 요구"의 형태로 중앙 인터커넥트(1)로 전송한다. 중앙 인터커넥트는 인그레스와 에그레스 라우터간에 확립될 접속의 시퀀스로 응답한다. 이들이 "접속 허가"이다. 인그레스 멀티플렉서(2)는 각 에그레스 디멀티플렉서에 관련된 가상출력 큐를 통해 중앙 인터커넥트(1)에 의해 제공되는 각 에그레스 디멀티플렉서(3)에게 대역폭을 할당해야 한다.

인터커넥트 링크 제어 유닛(25)의 결정적 스케줄링 기능은 가중된 라운드로빈(WRR) 아비터(arbiter)로서 정의될 수 있다. 인터커넥트 링크 제어 유닛(25)은 중앙 인터커넥트(1)로부터 특정 에그레스 디멀티플렉서(3)로의 접속 허가를 수신하고, 그 에그레스 멀티플렉서와 관련된 N개의 가상 출력 큐들 중 하나를 선택해야 한다. 이것은 도 3의 (a)에 도시된 N-웨이(way) WRR을 도 3의 (b)에 도시한 N·(2^W-1)-웨이 비가중 라운드 로빈으로 확장함으로써 구현된다. 여기에서 W는 가중치를 정의하는데 필요한 비트수와 동일하고, 큐가 가중치 w를 갖는다면, 비가중된 라운드로빈 리스트에는 (w-1)엔트리로서 표시된다. 예를 들면, 4비트의 가중치를 갖는 4-웨이 가중 라운드로빈은 60-웨이 비가중 라운드로빈으로 확장된다.

모든 가중 조건하에서 큐로의 서비스 인터벌을 최적화하기 위해서는, 각 가중치에 대해, 엔트리들이 플러스 또는 마이너스 1 스텝(step) 떨어져서 동일한 수의 스텝이 되도록, 비가중된 라운드로빈 리스트의 엔트리가 분산된다. 표 1은 3비트 가중치에 있어서 그러한 배열의 예를 도시하고 있다.

상기 설명한 시스템에서, 아비터는 4비트 가중치를 갖는 9개의 큐, 즉 상기 설명한 8개의 가상 출력 큐 및 하나의 멀티캐스트 큐 중 하나를 선택해야만 한다. 이것은 135 엔트리 비가중 라운드로빈으로 확장된다. 큰 비가중 라운트로빈 아비터의 구현은 "분할 및 점령(divide and conquer)"의 기술에 의한 느린 반복적 시프트-앤-테스트에 의존하지 않고 달성된다. 즉, 135 엔트리 라운드 로빈은 16 엔트리 라운드 로빈의 9개 섹션으로 세그먼트되고, 이들 각각은 조합 논리로 효율적으로 구현될 수 있다(9×16은 144 엔트리 까지를 제공하므로, 24 엔트리까지의 멀티캐스트 큐는 15 엔트리까지의 개개의 유니캐스트 큐보다 더 많은 대역폭에 실제 할당될 수도 있다.)

도 4는 라운드로빈 아비터의 분할을 도시하고 있다. 소터(41, sorter)는 요구 벡터 V(144 비트)를 16 비트 벡터의 9 섹션, v0 내지 v8로 분리한다. 또한, 소터(41)는 16 비트 라운드로빈 블럭(42) 각각에 대해 9개의 포인터 p0 내지 p8을 생성한다. 현재의 포인터(레지스터 44에 저장되어짐)에 대응하는 블럭은 대응하는 비트 위치에서 "1"로 주어지고, 다른 블럭들은 로케이션으로 초기화되는 더미 포인터에 제로로 주어진다. 각 16 비트 라운트 로빈 블럭은 입력 벡터에서 다음 "1"을찾고, 그 위치(g), 입력 벡터가 랩 라운드(wrap round)를 가져야만 하는지 여부(w),및 그 벡터내에서 "1"을 찾았는지 여부(f)를 출력한다. 그러면, 셀렉터(43, selector)는 소터(41)로부터의 신호(s)에 주어지는 원래 135 비트 벡터내의 다음 "1"에 대응하는 "1"을 찾은 블럭을 식별할 수 있다. 이것은 어느 라운드로빈 블럭이 원래의 포인터 위치를 가지고 있었는지를 지정해준다. 셀렉터(43)는 "w=거짓이고 f=참을 갖는 s에서 개시하는 다음 블럭을 찾는다(찾지 못하면, s를 선택)"라는 조합 논리 함수로서 구현될 수도 있는 라운드로빈 함수 그 자체이다.

도 5는 상기 프로세스의 예를 도시하고 있고, 명백하게 하기 위해 간단하게 구성하였다. 예에서, V=12 비트이고, p=4 비트이며, v0-2=2 비트이고, g0-2=2비트이다. 도 5는 도 4에 의해 수행되는 프로세스를 도시하고 있고, 51에는 확장된 현재 포인터(P)를 정의하고 있고, 52에는 요구 벡터(V)를 정의하고 있다. 소터(41)는 세그먼트된 벡터(v) 및 세그먼트된 포인터(p)를 생성하고, 여기에서 *마크된 블럭은 더미 블럭이다. 라운드 로빈의 세그먼트된 결과(g)는 55에 도시되어 있고, 셀렉터 프로세스(43)의 결과는 56에 도시되어, 확장된 다음 포인터(P)를 정의한다.

중앙 인터커넥트(1)는 스위치내에서 교차 접속 기능을 제공한다. 중앙 인터커넥트내의 대역폭 할당은 (M/N)²-엔트리 중앙 할당 테이블에 의해 정의되고, 상기 테이블은 중앙 인터커넥트를 통해 각 가능 접속에 할당되는 가중치를 지정한다(중앙 인터커넥트는 M/N 높은 대역폭 포트를 가지고 있다). 중앙 할당 테이블은 P²(P=M/N)엔트리를 포함하고 있다. 각 엔트리 w_ie는 높은 대역폭 포트 i로부터 높은대역폭 포트 e로의 접속에 할당된 가중치를 정의한다. 그러나, 엔트리의 모든 조합이 자기모순이 없는(self-consistent) 셋트를 구성하는 것은 아니다, 즉 출력측에서 본 할당과 입력측에서 본 할당이 모순될 수 있다. 각 출력 및 입력에서의 가중치의 합이 동일한 경우에만, 할당의 셋트에 자기모순이 없다. 도 6의 (a)는 3비트 가중치를 갖는 4포트 인터커넥트에 대한 할당의 자기모순없는 셋트를 나타내고, 도 6의 (b)는 자기모순이 있는 셋트를 도시하고 있다. Σ로 지정되는 합과 함께, 입력은 IP에서 도시되고, 출력은 OP에서 도시된다. 중앙 할당 테이블이 자기모순 없는 엔트리 셋트를 가지고 있다고 가정하면, 가중치 w_ie를 갖는 입력 포트 i와 출력 포트 e간의 링크로의 대역폭 할당을 p_ie로서 정의하는 것이 가능하다.

에그레스 포트 테이블은 높은 대역폭의 대역폭이 가상 출력 큐를 가로질러 중앙 인터커넥트(1)에 할당되는 방법을 정의한다. 모든 가능 엔트리가 자기모순이 없으므로, 자기모순성과 관련된 문제가 전혀 없다. 따라서, 가중치 w_v를 갖는 가상 출력 큐 v에 대한 대역폭 할당은 수학식 2와 같이 주어진다.

마찬가지로, 인그레스 포트 테이블 엔트리는 가상 출력 큐를 가중치 w_f를 갖는 인그레스 포트로 대역폭 할당하는 것은 수학식 3에 의해 주어진다.

그러므로, 인그레스 포트 f에 할당된 에그레스 포트 v에서의 대역폭의 비율은 p_fv=p_f·p_v·p_ie에 의해 주어진다.

포트간의 엄격한 대역폭 할당을 유지할 필요가 있는 스위치(ATM 스위치와 같은)에서는, 상기 테이블은 접속 허용 및 제어 프로세서로부터의 스위치 관리 인터페이스를 통해 셋업된다. 접속 허용 및 제어 프로세서는 접속 요구를 만족시킬 가용 리소스가 스위치내에 존재한다고 체크한 경우, 인그레스 포트 테이블, 에그레스 포트 테이블 및 중앙 할당 테이블을 변경하여 스위치를 통해 트래픽의 새로운 분배를 반영할 수 있다.

이와는 대조적으로, 스위치는 "최선의 노력" 서비스를 제공하는 것이 요구될 수도 있다. 이 경우에, 테이블 엔트리는 다수의 로컬 파라미터로부터 도출된다. 그러한 2개의 파라미터는 가상 출력 큐 v의 길이 l_v및 가상 출력 큐의 어전시(urgency) u_v이다. 어전시는 인그레스 포트로부터 큐에 들어오는 셀의 헤더로부터 도출된 파라미터이다.

다수의 스케줄링 파라미터를 "혼합하는" 가중 함수를 정의하여 길이. 어전시 및 의사-정적 대역폭 할당에 대한 "민감도"의 셋트(s_l, sw, ss)에 따라 테이블 엔트리를 실시간으로 생성함으로써 여러가지 요구조건(이상의 2개 조건을 포함하여)을 만족시킬 수 있는 스위치를 구현할 수도 있다. 함수에 대한 요구조건은 스위치의 중대한 경로에 복수의 요구(instance)가 발생하므로, 빠르고 효율적이여야 한다는 것이다. 설명한 시스템에서, 가중치 함수는 수학식 4와 같은 형태를 가지고 있다.

여기에서, b_v는 에그레스 멀티플렉서로부터 인가되는 백프레서이고, w_v는 스케줄러에 인가될 때 큐의 가중치이며, p_v는 에그레스 포트 테이블과 같은 의사-정적 대역폭 할당이다.

이러한 함수의 명백한 복잡성에도 불구하고, 이것은 가산기, 멀티플렉서 및 작은 룩업(lookup) 테이블만으로 구현될 수 있으므로, 속도 및 효율에 대한 요구조건을 충족시킨다. 이러한 가중 함수의 특징은, s_l=1.0, s_s=0.0, s_u=0.0에 대해, 대역폭은 비선형 함수로 큐 길이에만 기초하여 국부적으로 할당되므로, 스위치는 항상 큐 오버플로우(overflow)를 방지하고자 시도한다는 점이다. s_l=0.0, s_s=1.0, s_u=0.0인 경우에는, 대역폭은 상기 기술한 의사-정적 할당만을 기초하여 할당된다. 마지막으로, s_l=0.0, s_s=1.0, s_u=0.5인 경우에는, 대역폭은 의사-정적 할당을 기초하여 할당되지만, 적절한 셀 헤더에 어전시 비트를 설정함으로써 요구가 발생하는 경우, 데이터 소스가 일부 데이터를 "푸시"하는 것을 더 어렵게 할 수 있다.

도 7은 상기 원리에 기초한 소규모 스위치의 블럭 다이어그램으로서, 큐, 테이블 및 테이블 엔트리의 정확한 수를 도시하고 있다. 도 7에서, 2개의 인그레스 라우터(71, 72), 중앙 크로스바 스위치(73), 및 2개의 에그레스 라우터(74, 75)가 있다. 각 인그레스 라우터는 라우터(71)에 대해 2개의 낮은 대역폭 입력 포트 A, B 및 라우터(72)에 대해 포트 C, D를 구비하고 있다. 이전에 언급한 바와 같이, 각 인그레스 라우터는 라우터(72)에 대한 참조 부호 77과 같은 인그레스 포트 테이블 및 참조 부호 78과 같은 에그레스 포트 테이블을 구비하고 있고, 중앙 스위치(73)는 중앙 할당 테이블(79)을 구비하고 있다. 각각의 낮은 대역폭 포트가 트래픽을 1Gbps로 전송하고, 각 높은 대역폭 링크가 2 Gbps로 운반하며, 스위치는 표 2의 대역폭 할당을 보장하는 것이 요구된다고 가정하자.

그러면, 참조 부호 77과 같은 인그레스 포트 테이블, 참조 부호 78과 같은 에그레스 포트 테이블, 및 중앙 할당 테이블(79)은 접속 허용 및 제어 프로세서에 의해 표 3과 같은 4비트 값으로 셋업될 것이다(여기에서 주목할 점은 4비트 가중치의 제한된 레졸루션(resolution)에 기인한 라운딩 에러가 있을 것이라는 점이다).

Claims

마스터 제어부의 지시하에 있는 중앙 스위치가, 인그레스 멀티플렉서가 중앙 스위치의 인그레스측에서 각각의 높은 대역폭 입력 포트당 하나씩의 비율로 접속되고 에그레스 멀티플렉서가 상기 중앙 스위치의 에그레스측에서 각각의 높은 대역폭 입력 포트당 하나씩의 비율로 접속되는 다수의 높은 대역폭 포트간의 교차 접속을 제공하는 형태의 디지털 데이터 스위칭 배열에 이용하기 위한 스케줄링 및 아비트레이션 프로세스 - 각 인그레스 멀티플렉서는 N개의 낮은 대역폭 출력 데이터 소스를 지원하는 N개의 입력 큐 셋트 및 각각의 낮은 대역폭 출력 대역폭 소스에 대해 하나씩인 M개의 가상 출력 큐의 셋트를 포함함 -에 있어서,

상기 스케줄링 및 아비트레이션 배열은 3개의 대역폭 할당 테이블, 즉 각각이 특정 가상 출력 큐에 대한 대역폭 할당을 정의하도록 배열되는 N×M 엔트리들을 갖는 상기 입력 큐에 관련된 인그레스 포트 테이블, 각각이 상기 중앙 스위치의 높은 대역폭 포트의 가상 출력 큐로의 대역폭 할당을 정의하도록 배열되는 M 엔트리들을 갖는 가상 출력 큐에 관련된 에그레스 포트 테이블, 및 상기 마스터 제어부에 위치하고 각각이 상기 중앙 스위치를 통해 각 가능 접속에 할당되는 가중치를 지정하는 (M/N)²엔트리를 구비한 중앙 할당 테이블을 포함하는

것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제1항에 있어서, 상기 입력 큐의 스케줄링은 N-웨이(way) - N은 입력 큐의 수와 동일함 - 가중 라운드로빈에 따라 수행되는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제2항에 있어서, (2^w-1) 비트 각각의 N 워드들을 한 워드내의 w_n"1"로 인터리빙함으로써 구축되는 요구 벡터 리스트를 이용하여, 상기 N-웨이 가중 라운드로빈을 N·(2^w-1)-웨이 비가중 라운드 로빈에 의해 구현하는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열 - w는 가중치를 정의하는 비트수이고, w_n은 상기 큐 n의 가중치임 -.
제3항에 있어서, 상기 요구 벡터 리스트는 멀티플렉서내의 각 큐에 하나씩의 비율로 복수의 16비트 라운드 로빈 블럭으로 분리되고, 대응하는 비트 위치에서 "1"을 갖는 현재의 포인터에 대응하는 상기 블럭을 갖는 각 라운드 로빈 블럭에 대해 포인터가 생성되며, 모든 다른 포인터는 제로로 초기화되고, 각 라운드 로빈 블럭은 상기 요구 벡터 리스트내에서 다음 "1"을 발견한 블럭을 식별하도록 활성화되는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제1항에 있어서, 상기 인그레스 포트 테이블, 상기 에그레스 포트 테이블 및상기 중앙 할당 테이블은 모든 외부 소스로부터 프로그래밍되는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제5항에 있어서, 상기 외부 소스는 상기 가상 출력 큐의 상기 길이 및 상기 가상 출력 큐의 상기 어전시(urgency)를 정의하는 로컬 파라미터를 이용하는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제6항에 있어서, 상기 외부 소스는 상기 길이, 어전시, 및 의사-정적 대역폭 할당과 관련된 민감도(sensitivity) 셋트를 이용하는 것을 특징으로 하는 스케줄링 및 아비트레이션 배열.
제1항 내지 제7항 중 어느 한 항에 기재된 스케줄링 및 아비트레이션 배열에 의해 특징지어지는 디지털 스위칭 배열.