KR20010078587A - Circuit for driving a plasma display panel - Google Patents
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Abstract
Description
본 발명은 구동 회로의 출력 라인에 전류 특성이 우수한 고가의 스위칭 소자를 사용하지 않고 저가의 스위칭 소자로 구동 회로의 단락 없이 안정되게 구동되는플라즈마 표시 패널의 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit of a plasma display panel which is stably driven without short circuit of the driving circuit by using an inexpensive switching element without using an expensive switching element having excellent current characteristics in the output line of the driving circuit.
플라즈마 표시 패널은 화상을 표시하는 각 화소에 평행으로 배치된 공통전극과 주사전극 사이에 방전이 일어날 수 있는 전압을 인가하여 화소 내에서 방전을 발생시켜 방출되는 자외선(VUV)을 디스플레이에 이용하는 장치이다. 플라즈마 표시 패널은 영상을 표시하기 위하여 각 프레임의 영상을 복수개의 서브 필드로 나누어 구동하는데 이 서브 필드를 각 화소에 대하여 선택적으로 구동함으로써 각 화소에 대한 적절한 계조를 표시가 이루어지도록 한다. 이와 같이 각 화소에 대한 계조 구현을 위하여 선택되는 서브필드들은 화소에 벽전하를 쌓는 방전을 수행하는 어드레스 기간과 벽전하가 쌓여진 화소들만 방전이 유지되도록 하는 방전 유지 기간으로 구성된다. 화소에 벽전하를 쌓는 방전을 수행하는 어드레스 기간에는 공통전극 및 주사전극과 방전 공간을 사이에 두고 수직하게 배치된 어드레스 전극에 전압 펄스를 인가하고 주사전극에 어드레스 전극의 전압 펄스와 방전을 일으킬 수 있는 전압 펄스를 인가하여 선택적으로 화소의 방전을 발생시켜 화소별로 벽전하의 축적 여부를 결정한다. 방전 유지 기간에는 이 어드레스 기간에 어드레스 전극과 주사 전극 사이에 방전이 일어나 벽전하가 쌓여 있는 화소들에서만 방전이 발생할 수 있는 전압차를 공통전극과 주사전극에 인가하여 방전이 유지되도록 함으로써 화상을 표시하게 된다. 그리고 각 서브필드 다음에는 다음 서브 필드의 화면의 표시를 위해 선택적으로 화소에 벽전하를 쌓는 방전을 수행하기 전에 각 화소에 쌓인 벽전하의 조건을 같게 만들어주는 전압을 인가하는 초기화 방전을 수행한다. 이와 같이, 초기화 방전, 어드레스 방전 및 유지 방전 등의 전극 구동을 하기 위해 인가되는 전압파형과 그 파형을 구현하기 위한 회로는 매우 다양하다. 플라즈마 표시 패널의 구동은 방전과 관계되며 다양한 파형을 필요로 하므로 높은 고전압, 혹은 접지 전압 보다 매우 낮은 음의 전압 등 다양한 전압 파형을 사용하게 되는데 이러한 파형의 구동 전압을 구현하기 위한 회로는 비교적 고가의 고내압의 소자를 사용하며 인가 전압의 변화 폭이 크므로 회로의 구성도 간단하지 않다.A plasma display panel is a device that uses ultraviolet rays (VUV) emitted by a discharge in a pixel by applying a voltage at which a discharge can occur between a common electrode and a scan electrode arranged in parallel to each pixel displaying an image. . In order to display an image, the plasma display panel drives the image of each frame into a plurality of subfields. The subfields are selectively driven for each pixel to display an appropriate gray level for each pixel. As described above, the subfields selected to implement the gray level for each pixel include an address period for discharging wall charges on the pixels and a discharge sustaining period for discharging only the pixels on which the wall charges are accumulated. In the address period during which the wall charges are accumulated on the pixels, voltage pulses may be applied to address electrodes disposed vertically with the common electrode, the scan electrodes, and the discharge space therebetween, and voltage pulses and discharges of the address electrodes may be generated on the scan electrodes. The discharge of the pixels is selectively performed by applying a voltage pulse to determine whether the wall charges are accumulated for each pixel. In the discharge sustain period, an image is displayed by applying a voltage difference to the common electrode and the scan electrode, in which the discharge is generated between the address electrode and the scan electrode during the address period, so that only the pixels in which wall charges are accumulated can be discharged. Done. After each subfield, an initializing discharge is applied to apply a voltage that makes the conditions of the wall charges accumulated in each pixel the same before selectively performing the wall charges on the pixels for displaying the screen of the next subfield. As described above, voltage waveforms applied for driving electrodes such as initialization discharge, address discharge, and sustain discharge, and circuits for implementing the waveforms are very diverse. Since the driving of the plasma display panel is related to discharge and requires various waveforms, various voltage waveforms such as high voltages or negative voltages much lower than the ground voltage are used. Circuits for implementing the driving voltages of these waveforms are relatively expensive. The circuit configuration is not simple because the device with high breakdown voltage is used and the variation of applied voltage is big.
이러한 플라즈마 표시 패널의 전극 구동 회로의 일례로서, 주사전극에 전압을 인가하는 회로에서는 패널에 전압 인가하는 방향, 즉 인가 전류의 방향을 두 방향으로 하는 경우가 있다. 이 경우에는 주사전극에 대하여 각기 다른 방향으로 연결된 다이오드를 통하여 주사전극에 전압을 인가한다. 이는 화소에 선택적으로 벽전하를 쌓는 방전을 수행하기 위한 전압을 인가하는 회로부의 특성상 불가피한 것으로 선택적으로 화소에 벽전하를 쌓는 방전을 위해 순차적으로 주사전극에 인가하는 전압 이외의 전압을 인가하는 두 출력라인은 각각 두 다이오드의 애노드(anode) 단자 및 케소드(cathode) 단자에 연결되고, 이 두 다이오드의 두 출력라인과 각각 연결되지 않은 애노드 단자 및 케소드 단자에는 주사전극이 연결되어 있다. 주사전극에 케소드(cathode) 단자가 연결된 다이오드를 통해서는 주사전극에 대하여 전압을 인가하기 전과 비교하여 상대적으로 높은 전압이 인가되며 주사전극에 애노드(anode) 단자가 연결된 다이오드를 통해서는 주사전극에 대하여 전압을 인가하기 전과 상대적으로 낮은 전압이 인가된다. 따라서 주사전극에 케소드(cathode) 단자가 연결된 다이오드와 연결된 출력라인을 통해서는 주사전극에 인가하는 전압 중 주사전극 전압을 상승시키는 파형과 상승 후 전압을 유지하는 파형이 인가되며주사전극에 애노드(anode) 단자가 연결된 다이오드와 연결된 출력라인을 통해서는 주사전극에 인가되는 전압 중 주사전극 전압을 하강시키는 파형과 하강 후 전압을 유지하는 파형이 인가된다.As an example of such an electrode driving circuit of a plasma display panel, in a circuit that applies a voltage to a scan electrode, there are cases where the direction in which voltage is applied to the panel, that is, the direction of the applied current is two directions. In this case, voltage is applied to the scan electrodes through diodes connected in different directions with respect to the scan electrodes. This is inevitable due to the characteristics of a circuit that applies a voltage for selectively performing wall charges to the pixels. The two outputs selectively apply voltages other than those sequentially applied to the scan electrodes for the discharges that selectively build up wall charges to the pixels. The line is connected to the anode terminal and the cathode terminal of the two diodes, respectively, and the scanning electrode is connected to the anode terminal and the cathode terminal, which are not connected to the two output lines of the two diodes, respectively. Relatively higher voltage is applied through the diode connected with the cathode terminal to the scan electrode than before the voltage is applied to the scan electrode and through the diode with the anode terminal connected to the scan electrode. A relatively low voltage is applied before the voltage is applied. Therefore, a waveform of increasing the scan electrode voltage and a waveform of maintaining the voltage after the rising of the voltage applied to the scan electrode are applied through the output line connected with the diode having the cathode terminal connected to the scan electrode. A waveform for dropping the scan electrode voltage and a waveform for maintaining the voltage after the drop are applied through the output line connected to the diode connected with the terminal.
파형에 따라서 주사전극과 연결된 두 출력라인에 접지 전압 보다 낮은 전압이 인가되는데 이 경우 출력라인의 전압이 원하지 않을 때에 음의 전압으로 내려가는 것을 막기 위해 장착한 회로부, 즉 케소드(cathode) 단자를 출력라인에 연결하고 애노드 단자를 접지에 연결한 다이오드를 통해 음의 전원과 접지가 단락이 되는 경우가 있다. 주사전극에 애노드 단자가 연결된 다이오드와 연결된 출력라인에서는 모든 전류가 주사전극에서 출력라인에 연결된 스위치를 통한 전원으로 흐르는 방향이므로 다이오드를 중간에 삽입하여 문제를 해결하기 쉬우나 주사전극에 케소드 단자가 연결된 다이오드와 연결된 출력라인은 모든 전류가 출력라인에 연결된 스위치를 통해 전원에서 주사전극 방향으로 전류가 흐르므로 다이오드를 설치할 경우 모든 전류의 흐름이 막혀 정상적으로 동작하지 않는다.According to the waveform, a voltage lower than the ground voltage is applied to the two output lines connected to the scan electrodes. In this case, a circuit portion, that is, a cathode terminal, is installed to prevent the output line voltage from going down to a negative voltage when it is not desired. The negative power and ground may be shorted through a diode connected to the line and the anode terminal to ground. In the output line connected with the diode connected to the anode terminal of the scan electrode, all current flows from the scan electrode to the power supply through the switch connected to the output line, so it is easy to solve the problem by inserting the diode in the middle, but the cathode terminal is connected to the scan electrode. In the output line connected to the diode, all current flows from the power supply to the scan electrode through the switch connected to the output line.
이러한 문제를 해결하기 위하여 기존의 경우에는 주사전극에 케소드 단자가 연결된 다이오드와 연결된 출력라인에서 음의 전압을 출력하는 애노드 단자와 케소드 단자를 출력라인에 연결하고 애노드 단자를 접지에 연결한 다이오드 사이에 스위치를 연결하여 주사전극이 음의 전압이 되어도 접지와 단락이 되지 않도록 하고 있다. 주사전극과 케소드 단자가 연결된 다이오드와 연결된 출력라인에서, 케소드 단자를 출력라인에 연결하고 애노드 단자를 접지에 연결한 다이오드를 사용하여 원하지 않을 때에 출력라인이 음의 전압을 갖는 것을 막도록 하지 않고 다이오드 대신 스위치를 사용한다. 스위치에 기생 다이오드가 있는 경우 기생 다이오드의 케소드가 접지와 연결되는 방향으로 스위치를 배치하고 기생 다이오드의 애노드와 연결된 스위치 단자는, 케소드가 출력라인과 연결된 다이오드의 애노드 단자와 연결되며 출력라인이 음의 전압을 가질 경우 스위치를 열어 음의 전압과 접지의 단락을 막고 그 외의 경우에 스위치를 닫아 출력라인이 원하지 않을 때에 음의 전압을 갖지 않도록 한다. 이러한 회로 구성의 예가 도 1에 예시되어 있다.In order to solve this problem, in the conventional case, a diode having an anode terminal for outputting a negative voltage and a cathode terminal connected to the output line connected to the diode connected to the cathode terminal of the scan electrode, and the anode terminal connected to ground A switch is connected between the terminals so that the scan electrode is not shorted to ground even when the voltage is negative. In an output line connected with a diode connected to the scan electrode and the cathode terminal, use a diode with the cathode terminal connected to the output line and the anode terminal connected to ground to prevent the output line from having a negative voltage when not desired. Instead of using a switch. If there is a parasitic diode in the switch, place the switch in the direction that the cathode of the parasitic diode is connected to ground, and the switch terminal connected to the anode of the parasitic diode is connected to the anode terminal of the diode whose cathode is connected to the output line, and the output line is If you have a negative voltage, open the switch to prevent a negative voltage and ground short, and in other cases close the switch so that the output line does not have a negative voltage when you do not want it. An example of such a circuit configuration is illustrated in FIG.
도 1은 종래의 플라즈마 표시 패널을 구동하기 위한 회로를 나타낸 개략적 회로도이다. 도시된 바와 같이, 플라즈마 표시 패널의 구동 회로는, 크게 플라즈마 표시 패널의 주사 라인들을 구동하기 위하여 인가되는 전력을 회수하기 위한 방전유지전력 회수 회로(10), 방전 유지 펄스 전압을 인가하기 위한 방전유지펄스 전압 발생 회로(Vsus), 리세트 기간 및 어드레스 기간에 주사 라인들에 인가하는 각종 펄스 전압들을 인가하기 위한 제1전압 발생부(20a)와 제2전압 발생부(20b), 주사전극 라인들에 회수된 전력을 재공급하거나 방전유지펄스 전압을 인가하거나 또는 리세트 기간 혹은 어드레스 기간에 제1전압 발생부(20a)에서 생성된 전압을 인가하기 위한 제1구동 스위치(Q6) 및 주사전극 라인들을 구동하는 전력을 회수하거나 방전유지펄스 전압을 인가하거나 또는 리세트 기간 혹은 어드레스 기간에 제2전압 발생부(20b)에서 생성된 전압을 인가하기 위한 제2구동 스위치(Q7)로 구성된 주사전극 구동 IC(30), 플라즈마 표시 패널(40) 및 공통전극 구동펄스 전압 발생 회로(50)를 구비한다.1 is a schematic circuit diagram showing a circuit for driving a conventional plasma display panel. As shown, the driving circuit of the plasma display panel includes a discharge holding power recovery circuit 10 for recovering power applied for driving the scan lines of the plasma display panel, and a discharge holding for applying the discharge sustain pulse voltage. The first voltage generator 20a, the second voltage generator 20b, and the scan electrode lines for applying various pulse voltages applied to the scan lines in the pulse voltage generation circuit Vsus, the reset period and the address period. The first driving switch Q6 and the scan electrode line for resupplying the recovered power, applying the discharge sustain pulse voltage, or applying the voltage generated by the first voltage generator 20a in the reset period or the address period. To recover the power for driving them, to apply a discharge sustain pulse voltage, or to apply the voltage generated by the second voltage generator 20b in a reset period or an address period. And a second driving switch (Q7), the scan electrode driving IC (30), the plasma display panel 40 and the common electrode drive pulse voltage generating circuit 50 consisting of for groups.
여기서, 방전유지전력 회수 회로(10)는 방전유지전력을 회수하여 저장하기위한 캐패시터(C1), 캐패시터(C1)에 회수된 전력을 재공급하는 경로를 이루는 제1코일(L11), 주사전극 라인들로부터 구동 전력을 캐패시터(C1)로 회수하는 경로를 이루는 제2코일(L22) 및 이들 제1코일(L11)과 제2코일(L22)의 양단에 배치된 다이오드들과 스위치들로 구성된다. 다이오드 D4, D6, D7은 그 캐소드(cathode)와 연결된 라인의 전압이 접지 전압 이하로 내려가는 것을 막기 위한 것이다. 출력전압은 전계 효과 트랜지스트(FET) Q6의 기생 다이오드와 FET Q7의 기생 다이오드를 통하여 주사전극으로 인가되는데 음의 전압 및 이외의 전압 발생부에서 주사전극에 인가하는 전압이 접지 전압 보다 낮을 경우 FET Q5와 다이도드 D9가 없다면 다이오드 D4, D6, D7을 통하여 접지와 음의 전압을 인가하는 전원 간에 단락이 일어나 회로가 파괴될 수 있다. FET Q5와 다이오드 D4는 주사전극에 음의 전압을 인가할 때에 회로를 보호하는 역할을 한다. FET Q5는 주사전극에 음의 전압을 인가할 때에만 차단되어(off) 접지와 음의 전원간의 단락을 막고 그 이외의 경우에는 FET Q5가 연결되어(on) 회로부에서 생성된 전압을 주사전극에 인가하게 된다.Here, the discharge sustain power recovery circuit 10 includes a capacitor C1 for recovering and storing the discharge sustain power, a first coil L11 and a scan electrode line forming a path for resupplying the recovered power to the capacitor C1. And a second coil L22 constituting a path for recovering driving power from the capacitor C1, and diodes and switches disposed at both ends of the first coil L11 and the second coil L22. Diodes D4, D6 and D7 are for preventing the voltage of the line connected to the cathode from dropping below the ground voltage. The output voltage is applied to the scan electrode through the parasitic diode of the field effect transistor (FET) Q6 and the parasitic diode of the FET Q7. When the negative voltage and the voltage applied to the scan electrode from the other voltage generator are lower than the ground voltage, the FET Without Q5 and diode D9, a short circuit can occur between diodes D4, D6, and D7, causing a short circuit between ground and a negative voltage source. FET Q5 and diode D4 protect the circuit when a negative voltage is applied to the scan electrode. The FET Q5 is turned off only when a negative voltage is applied to the scan electrode to prevent a short circuit between ground and the negative power supply. Otherwise, the FET Q5 is connected to turn on the voltage generated at the circuit portion to the scan electrode. Will be authorized.
이렇게 회로를 구성할 경우 출력 라인에 스위치가 있게 되며, 이는 출력 라인에서 저항으로서 작용하게 되므로 전력 소모가 증가하게 된다. 더욱이, 많은 전류가 흐르게 되어 있는 출력 라인에 스위치가 있음으로 해서 이 스위치를 통하여 특히 많은 전력이 소모되므로 이를 방지하기 위해서는 전류 특성이 좋은 고가의 스위치를 다수 병렬로 연결하여 사용하여야 한다. 따라서, 출력 라인에 있는 FET Q5는 전류 특성이 우수한 고가의 제품을 사용하여야 하므로 제조 단가가 상승하게 된다. 또한, 이러한 고 전력 소모 스위치를 구동하는 방법 역시 쉽지 않아 복잡한 구동 회로를 연결하여야 하는 문제점이 있다.This circuit configuration has a switch on the output line, which acts as a resistor on the output line, increasing power consumption. In addition, since there is a switch in the output line through which a large current flows, a large amount of power is consumed through this switch. Therefore, in order to prevent this, expensive switches having good current characteristics must be connected in parallel. Therefore, the FET Q5 in the output line has to use expensive products having excellent current characteristics, thereby increasing the manufacturing cost. In addition, the method of driving such a high power consumption switch is also not easy, there is a problem that must connect a complex drive circuit.
본 발명은 상기와 같은 문제점을 개선하고자 창안한 것으로, 플라즈마 표시 패널의 전극에 구동 전압을 인가하기 위한 구동 회로의 출력라인에 음의 전압이 인가되는 경우 이 출력 라인에 전류 특성이 우수한 고가의 스위치를 사용하지 않고도 상기 구동 회로에 단락이 일어나지 않도록 하는 플라즈마 표시 패널의 구동 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and when a negative voltage is applied to an output line of a driving circuit for applying a driving voltage to an electrode of a plasma display panel, an expensive switch having excellent current characteristics on the output line is provided. It is an object of the present invention to provide a driving circuit of a plasma display panel in which a short circuit does not occur in the driving circuit without using a.
도 1은 종래의 플라즈마 표시 패널의 구동 회로를 보여주는 회로도이고,1 is a circuit diagram illustrating a driving circuit of a conventional plasma display panel.
도 2는 본 발명에 따른 플라즈마 표시 패널의 구동 회로를 보여주는 회로도이다.2 is a circuit diagram illustrating a driving circuit of the plasma display panel according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10. 방전 유지 전력 회수 회로 20a. 제1전압 발생 회로10. Discharge sustained power recovery circuit 20a. First voltage generating circuit
20b. 제2전압 발생 회로 30. 주사전극 구동 IC20b. Second voltage generation circuit 30. Scanning electrode driving IC
40. 플라즈마 표시 패널 50. 공통전극 구동 펄스 전압 발생 회로40. Plasma display panel 50. Common electrode driving pulse voltage generating circuit
100. 방전 유지 전력 회수 회로 200a. 제1전압 발생 회로100. Discharge sustained power recovery circuit 200a. First voltage generating circuit
200b. 제2전압 발생 회로 300. 주사전극 구동 IC200b. Second voltage generation circuit 300. Scanning electrode driving IC
400. 플라즈마 표시 패널 500. 공통전극 구동 펄스 전압 발생 회로400. Plasma display panel 500. Common electrode driving pulse voltage generating circuit
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 플라즈마 표시 패널의 구동 회로는, 방전 공간을 사이에 두고 서로 대향하도록 배치된 제1기판 및 제2기판; 상기 제1기판의 상기 제2기판 대향면 상에 서로 평행하는 스트라이프 상으로 형성된 공통전극 라인들 및 주사전극 라인들; 상기 제2기판의 상기 제1기판 대향면 상에 상기 공통 전극 라인들 및 주사전극라인들과 교차하는 방향의 스트라이프 상으로 형성된 어드레스 전극 라인들; 상기 공통 전극 라인들 및 주사전극 라인들을 덮도록 상기 제1기판 상에 도포된 유전체층; 및 상기 어드레스 라인들 사이의 상기 제2기판 상에 상기 어드레스 라인들과 나란한 방향으로 형성되어 방전 공간들이 상기 전극 라인들과 함께 형성하는 각 방전셀들을 형성하는 격벽들; 상기 공통전극 라인들에 펄스 전압을 제공하는 공통전극 구동 펄스 전압 발생회로; 방전유지기간에 시간상 서로 인접하여 구동되는 상기 주사전극 라인들에 서로 반대 극성의 방전유지펄스 전압을 각각 인가하는 방전유지펄스 전압 발생 회로; 리세트 기간 및 어드레스 기간에 복수 레벨의 전압들을 상기 주사전극 라인들에 각각 순차로 제공하는 제1전압 발생회로 및 제2전압 발생회로; 전력회수용 캐패시터와 회수 전력 재공급 경로에 배치된 제1코일 및 전력 회수용 경로에 배치된 제2코일로 이루어진 방전유지전력 회수 회로; 상기 전력 회수용 캐패시터에 회수된 전력 및 상기 제1전압 발생회로의 전력을 상기 주사전극 라인들에 공급할 수 있도록, 상기 제1코일과 상기 제1전압 발생 회로의 출력단을 상기 주사전극 라인들에 선택적으로 연결하는 제1구동 스위치; 상기 주사라인들에 공급된 전력을 상기 전력 회수용 캐패시터로 회수하고 상기 제2전압 발생회로의 전력을 상기 주사전극 라인들에 공급할 수 있도록, 상기 제2코일과 상기 제2전압 발생 회로의 출력단을 상기 주사전극 라인들에 선택적으로 연결하는 제2구동 스위치; 및 상기 제2코일의 일측 단자에 캐소드가 접속되고 접지점에 애노드가 접속된 다이오드에 의해 상기 제2코일을 통하여 상기 제2전압 발생 회로에서 발생되는 음전압과 상기 접지점 사이가 단락되는 것을 방지하기 위하여 상기 제2코일의 타측 단자에 캐소드가 접속되고 상기 제2전압 발생 회로의 출력단과 상기 제2구동 스위치의 접속 절점에 애노드가 접속된 단락 방지용 다이오드;를 구비한 플라즈마 표시 패널의 구동 장치에 있어서, 상기 제1코일의 양측 단자에 각각 캐소드가 접속된 제1다이오드 및 제2다이오드; 상기 제1다이오드 및 제2다이오드에 의해 상기 제1전압 발생 회로에서 발생되는 음전압과 상기 접지점 사이가 단락되는 것을 방지하기 위하여, 상기 제1다이오드의 애노드와 제2다이오드의 애노드가 접속된 절점과 접지점 사이에 단락 방지용 스위치가 배치된 것을 특징으로 한다.In order to achieve the above object, a driving circuit of a plasma display panel according to the present invention includes: a first substrate and a second substrate disposed to face each other with a discharge space therebetween; Common electrode lines and scan electrode lines formed on strips parallel to each other on the opposite surface of the second substrate of the first substrate; Address electrode lines formed on a stripe in a direction crossing the common electrode lines and the scan electrode lines on the first substrate facing surface of the second substrate; A dielectric layer coated on the first substrate to cover the common electrode lines and the scan electrode lines; Barrier ribs formed on the second substrate between the address lines in parallel with the address lines to form respective discharge cells in which discharge spaces are formed together with the electrode lines; A common electrode driving pulse voltage generation circuit providing a pulse voltage to the common electrode lines; A discharge sustain pulse voltage generation circuit for respectively applying discharge sustain pulse voltages of opposite polarities to the scan electrode lines driven adjacent to each other in time during the discharge sustain period; A first voltage generator circuit and a second voltage generator circuit for sequentially providing a plurality of levels of voltages to the scan electrode lines in a reset period and an address period, respectively; A discharge sustain power recovery circuit comprising a power recovery capacitor, a first coil disposed in a recovery power resupply path, and a second coil disposed in a power recovery path; Selecting an output terminal of the first coil and the first voltage generator circuit to the scan electrode lines to supply the power recovered to the power recovery capacitor and the power of the first voltage generator circuit to the scan electrode lines. A first drive switch connected to the switch; An output terminal of the second coil and the second voltage generator circuit may be used to recover the power supplied to the scan lines to the power recovery capacitor and supply the power of the second voltage generator circuit to the scan electrode lines. A second driving switch selectively connected to the scan electrode lines; And a short circuit between the ground voltage and the negative voltage generated in the second voltage generation circuit through the second coil by a diode having a cathode connected to one terminal of the second coil and an anode connected to a ground point. A driving device for a plasma display panel comprising: a short circuit prevention diode having a cathode connected to the other terminal of the second coil and an anode connected to an output terminal of the second voltage generation circuit and a connection node of the second driving switch; A first diode and a second diode having cathodes connected to both terminals of the first coil; A node to which the anode of the first diode and the anode of the second diode are connected to prevent a short circuit between the ground voltage and the negative voltage generated in the first voltage generator circuit by the first diode and the second diode; A short circuit prevention switch is disposed between the ground points.
본 발명에 있어서, 상기 단락 방지용 스위치는 상기 제1전압 발생 회로에서 음전압이 발생할 경우 오픈되는 바이폴라 트랜지스터 혹은 전계 효과 트랜지스터로 형성된 것이 바람직하고, 방전유지기간에는 상기 전력 회수용 캐패시터에 저장된 전압 혹은 상기 방전유지펄스 발생 회로에서 생성된 전압이 상기 제1구동 스위치 혹은 제2구동 스위치를 통하여 상기 주사전극 라인들에 공급되고, 상기 제1 및 제2전압 발생 회로들은 자체의 내부 스위치에 의해 상기 주사전극 라인들과 차단되는 것이 바람직하다.In the present invention, the short-circuit prevention switch is preferably formed of a bipolar transistor or a field effect transistor that is opened when a negative voltage is generated in the first voltage generating circuit, and the voltage stored in the power recovery capacitor or the The voltage generated in the discharge sustain pulse generating circuit is supplied to the scan electrode lines through the first driving switch or the second driving switch, and the first and second voltage generating circuits are connected to the scan electrode by their internal switches. It is desirable to be isolated from the lines.
이하 도면을 참조하면서 본 발명에 따른 플라즈마 표시 패널의 구동 회로를 상세하게 설명한다.Hereinafter, a driving circuit of a plasma display panel according to the present invention will be described in detail with reference to the drawings.
도 2는 본 발명에 따른 플라즈마 표시 패널의 구동 회로의 일예를 보여주는 회로도이다. 도시된 바와 같이, 본 발명에 따른 플라즈마 표시 패널의 구동 회로는, 크게 플라즈마 표시 패널의 주사 라인들을 구동하기 위하여 인가되는 전력을 회수하기 위한 방전유지전력 회수 회로(100), 방전 유지 펄스 전압을 인가하기 위한 방전유지펄스 전압 발생 회로(Vsus), 리세트 기간 및 어드레스 기간에 주사 라인들에 인가하는 각종 펄스 전압들을 인가하기 위한 제1전압 발생부(200a)와 제2전압 발생부(200b), 주사전극 라인들에 회수된 전력을 재공급하거나 방전유지펄스 전압을 인가하거나 또는 리세트 기간 혹은 어드레스 기간에 제1전압 발생부(200a)에서 생성된 전압을 인가하기 위한 제1구동 스위치(Q6) 및 주사전극 라인들을 구동하는 전력을 회수하거나 방전유지펄스 전압을 인가하거나 또는 리세트 기간 혹은 어드레스 기간에 제2전압 발생부(200b)에서 생성된 전압을 인가하기 위한 제2구동 스위치(Q7)로 구성된 주사전극 구동 IC(300), 플라즈마 표시 패널(400) 및 공통전극 구동펄스 전압 발생 회로(500)를 구비하는 점에 있어서는 종래의 구동 회로와 유사하다. 하지만, 방전유지전력 회수 회로(100)에서 제1전압 발생 회로(200a)에서 음전압이 생성되는 경우 이 음전압과 접지전압이 다이오드 D7을 통하거나 제1코일(L11)과 다이오드 D4를 통하여 단락되는 것을 방지하기 위한 스위치 배치 구조가 다르다.2 is a circuit diagram illustrating an example of a driving circuit of a plasma display panel according to the present invention. As shown, the driving circuit of the plasma display panel according to the present invention applies a discharge sustain power recovery circuit 100 and a discharge sustain pulse voltage to recover power applied to drive the scan lines of the plasma display panel. A discharge sustain pulse voltage generation circuit (Vsus), a first voltage generator (200a) and a second voltage generator (200b) for applying various pulse voltages applied to the scan lines in the reset period and the address period; The first driving switch Q6 for supplying the recovered power to the scan electrode lines, applying the discharge sustain pulse voltage, or applying the voltage generated by the first voltage generator 200a in the reset period or the address period. And recovers power for driving the scan electrode lines, applies a discharge sustain pulse voltage, or resets the second voltage generator 200b in a reset period or an address period. The conventional driving circuit is provided with the scan electrode driving IC 300 composed of the second driving switch Q7 for applying the generated voltage, the plasma display panel 400 and the common electrode driving pulse voltage generating circuit 500. Similar to However, when a negative voltage is generated in the first voltage generating circuit 200a in the discharge sustaining power recovery circuit 100, the negative voltage and the ground voltage are short-circuited through the diode D7 or through the first coil L11 and the diode D4. The switch arrangement structure for preventing the change is different.
즉, 본 발명에 따른 방전유지전력 회수 회로(100)에서는 방전유지전력 회수용 캐패시터(C1)에 저장된 전력을 주사전극 라인들에 재공급하기 위한 경로가 되는 제1코일(L11) 양단에 캐소드가 각각 접속된 다이오드 D4 및 D7의 애노드와 접지점 사이에 단락 방지용 스위치(Q55)를 배치한 점에 특징이 있다.That is, in the discharge sustain power recovery circuit 100 according to the present invention, a cathode is disposed across the first coil L11 that serves as a path for resupplying the power stored in the discharge sustain power recovery capacitor C1 to the scan electrode lines. A feature is that the short-circuit prevention switch Q55 is arranged between the anode and the ground point of the diodes D4 and D7, which are connected, respectively.
이 구동 회로는 FET Q6과 연결된 제1전압 발생 회로(200a)와 출력단자와 제1코일(L11) 사이에 스위치를 연결하지 않고도 음의 전압을 주사전극에 인가할 수 있는 개선된 회로이다. FET Q6의 기생 다이오드를 통하여 구동 회로로부터 주사전극으로 주사전극의 전압을 상승시키는 전압이 인가되며 FET Q7의 기생 다이오드를 통하여 주사전극으로 주사전극의 전압을 하강시키는 전압이 인가된다. FET Q1, Q2, Q3, Q4는 유지 방전에 필요한 구형파 전압을 주사전극에 인가하는 드라이버 FET들이며, 그 외의 전압은 음의 전압 및 이외의 전압 발생부에서 출력되어 주사전극에 인가된다.This driving circuit is an improved circuit capable of applying a negative voltage to the scan electrode without connecting a switch between the first voltage generating circuit 200a connected to the FET Q6 and the output terminal and the first coil L11. A voltage for increasing the voltage of the scan electrode is applied from the driving circuit to the scan electrode through the parasitic diode of the FET Q6, and a voltage for decreasing the voltage of the scan electrode is applied to the scan electrode through the parasitic diode of the FET Q7. The FETs Q1, Q2, Q3, and Q4 are driver FETs for applying square wave voltages required for sustain discharge to the scan electrodes, and other voltages are output from the negative voltage and other voltage generators and applied to the scan electrodes.
FET Q7의 기생 다이오드를 통하여 접지 전압 보다 낮은 V1의 전압을 주사전극에 인가한 후 접지 전압 보다는 낮고 V1 전압 보다는 높은 음의 전압 V2를 주사전극에 인가하기 위해서는 FET Q6의 기생 다이오드를 통하여 V2를 주사전극에 인가해야 한다. FET Q6의 기생 다이오드를 통하여 주사전극에 음의 전압을 인가할 경우 종래의 회로에서는 다이오드 D4, D7를 통하여 음의 전압과 접지 사이에 단락이 되는 문제가 있었으며 이 문제를 해결하기 위하여 도 1의 Q5를 연결하였다. 그러나, 도 2의 구동 회로에서는 음의 전압이 FET Q6의 기생 다이오드를 통하여 주사전극에 인가될 때 다이오드 D4과 D7을 통하여 음의 전압과 접지가 단락이 되지 않도록 스위칭용 FET Q55를 다이오드 D4과 D7의 애노드 단자와 접지단 사이에 연결하는 대신에 FET Q6와 다이오드 D4, D7의 케소드 단자 사이에 연결되어 있던 스위칭용 FET Q5를 제거하였다.After applying the voltage of V1 lower than the ground voltage to the scan electrode through the parasitic diode of FET Q7, to apply the negative voltage V2 lower than the ground voltage and higher than the voltage V1 to the scan electrode, V2 is scanned through the parasitic diode of FET Q6. Must be applied to the electrode. When a negative voltage is applied to the scan electrode through the parasitic diode of the FET Q6, a conventional circuit has a short circuit between the negative voltage and the ground through the diodes D4 and D7. To solve this problem, Q5 of FIG. Connected. However, in the driving circuit of FIG. 2, when the negative voltage is applied to the scan electrode through the parasitic diode of the FET Q6, the switching FET Q55 is connected to the diodes D4 and D7 so that the negative voltage and the ground are not shorted through the diodes D4 and D7. Instead of the connection between the anode terminal and the ground terminal, the switching FET Q5 connected between the FET Q6 and the cathode terminals of diodes D4 and D7 was removed.
이와 같이 함으로써, 음의 전압이 FET Q6의 기생 다이오드를 통하여 주사전극에 인가될 때는 FET Q55를 오프시켜 접지단과 음의 전원을 차단하여 단락을 막고 접지 전압 보다 높은 전압이 인가될 경우에는 Q55를 온시켜 다이오드 D4, D7의 케소드 단자쪽 전압이 접지 전압 이하로 내려가는 것을 막는다. 따라서 이 경우에는 항상 다이오드 D4, D7의 케소드 단자 쪽 전압은 접지 전압 이상으로 유지된다.In this way, when a negative voltage is applied to the scan electrode through the parasitic diode of the FET Q6, the FET Q55 is turned off, the ground terminal and the negative power are cut off to prevent a short circuit, and when a voltage higher than the ground voltage is applied, the Q55 is turned on. This prevents the voltage across the cathode terminals of diodes D4 and D7 from dropping below ground. In this case, therefore, the voltage across the cathode terminals of diodes D4 and D7 is always maintained above ground voltage.
또한, 상기와 같이 구동 회로를 구성함으로써, 출력 라인에 저항성 부하로 작용하는 스위칭 소자를 없앰으로써 에너지 효율을 높일 수 있다. 플라즈마 표시 패널을 구동하는 구동 펄스를 전달하는 출력 라인은 중요한 전력 회수 회로에 해당하는데. 이 구동 펄스 전달 라인에서의 저항의 증가는 효율의 감소를 의미한다. 플라즈마 표시 패널이 용량성 부하이므로 하나의 캐패시터로 볼 수 있는데 방전과 관계없이 일정 전압 레벨로 주사전극의 전압을 올리고 내리는 동작을 반복적으로 하는 전압 펄스가 필요하며 이는 방전과 무관하게 소모되는 전력이다. 전력 회수 효율이란 이러한 전력을 회수하기 위하여 캐패시터 C1과 플라즈마 표시 패널의 부유용량 Cp와 출력 라인에 연결된 코일 L에 의한 LC 공진을 이용하여 패널의 부유용량 Cp를 충전하고 방전할 때 LC 공진에 의하여 부유용량 Cp에 충전되었던 전하를 캐패시터 Cl에 저장한 후 다시 부유용량 Cp를 충전할 때 캐패시터 C1에 저장된 전하를 LC 공진을 이용하여 부유용량 Cp에 충전하는 것이다. 이 때 라인상의 저항의 증가는 LC 공진에서 감쇠율(damping ratio)을 크게 하여 전력 회수 효율을 떨어뜨린다. 도 2의 회로에서는 Q55가 출력 라인상에 있지 않으므로 저항이 감소하여 전력 회수의 효율 향상을 가져올 수 있다. 또한, 고가의 전류 특성이 우수한 FET를 사용할 필요도 없어진다.In addition, by configuring the driving circuit as described above, energy efficiency can be improved by eliminating the switching element acting as a resistive load on the output line. An output line that delivers a driving pulse for driving the plasma display panel is an important power recovery circuit. The increase in resistance in this drive pulse transmission line means a decrease in efficiency. Since the plasma display panel is a capacitive load, it can be regarded as one capacitor. A voltage pulse that repeatedly raises and lowers the voltage of the scan electrode at a constant voltage level is required regardless of the discharge, which is power consumed regardless of the discharge. In order to recover this power, the power recovery efficiency is caused by LC resonance when charging and discharging the stray capacitance Cp of the panel by using the capacitor C1, the stray capacitance Cp of the plasma display panel and the coil resonance connected to the output line. When the charge charged in the capacitor Cp is stored in the capacitor Cl and then the floating capacitor Cp is charged again, the charge stored in the capacitor C1 is charged in the floating capacitor Cp by using LC resonance. In this case, the increase in the resistance on the line increases the damping ratio in the LC resonance, thereby reducing the power recovery efficiency. In the circuit of Fig. 2, since Q55 is not on the output line, the resistance can be reduced, resulting in an improved efficiency of power recovery. In addition, there is no need to use a FET having excellent expensive current characteristics.
플라즈마 표시 패널을 구동하기 위한 회로의 설계 및 제작에 있어서 중요한 것은 성능 향상과 제조 원가 절감이다. 종래의 회로에서는 도 1의 다이오드 D4, D7과 음의 전원이 단락이 되지 않도록 하기 위하여 출력 라인에 도 1의 Q5 스위치를 연결하였다. 도 1의 Q5 스위치는 출력 라인의 중간에 위치하게 되므로 스위치가 온 상태에 있더라도 저항이 존재하게 되어 전력 소모를 가져올 수 있다. 그러나, 도 2에 도시된 바와 같은 구동 회로에서는 Q55 스위치를 출력 라인이 아닌 다이오드 D4, D7의 애노드 단자에 연결하여 출력 라인의 저항을 줄일 수 있으며 음의 전압 인가시에 발생하는 문제도 막을 수 있다.In designing and fabricating a circuit for driving a plasma display panel, it is important to improve performance and reduce manufacturing costs. In the conventional circuit, the Q5 switch of FIG. 1 is connected to the output line in order to prevent a short circuit between the diodes D4 and D7 of FIG. Since the Q5 switch of FIG. 1 is positioned in the middle of the output line, a resistance may exist even when the switch is in an on state, thereby resulting in power consumption. However, in the driving circuit as shown in FIG. 2, the Q55 switch is connected to the anode terminals of the diodes D4 and D7 instead of the output line, thereby reducing the resistance of the output line and preventing a problem occurring when a negative voltage is applied. .
또한 플라즈마 표시 패널을 구동함에 있어서 구동 펄스를 전달하는 라인에서의 저항의 증가는 효율의 감소를 의미하는데, 이러한 저항으로 작용하는 스위칭 소자를 없앰으로써 에너지 회수 회로에 해당하는 구동 펄스 출력 라인의 에너지 회수 효율을 높일 수 있다. 즉, 출력 라인상의 저항의 증가는 LC 공진에서 감쇠율(damping ratio)을 크게 하여 전력 회수 효율을 떨어뜨리는데, 본 발명의 구동 회로에서는 Q55가 출력 라인상에 있지 않으므로 저항이 감소하여 전력 회수의 효율 향상을 가져올 수 있다.In addition, an increase in resistance in a line for transmitting a driving pulse in driving a plasma display panel means a decrease in efficiency. By eliminating a switching element acting as a resistor, energy recovery of a driving pulse output line corresponding to an energy recovery circuit is eliminated. The efficiency can be improved. In other words, the increase in the resistance on the output line decreases the power recovery efficiency by increasing the damping ratio in the LC resonance. In the driving circuit of the present invention, the Q55 is not on the output line, so the resistance decreases, thereby reducing the power recovery efficiency. It can bring an improvement.
또한, 출력 라인에 연결된 도 1의 FET Q5를 사용할 경우 스위치의 ON 저항을 감소시키고 큰 전류를 흘려야 하는 문제로 인해 다수의 스위치를 병렬로 연결하여 사용하는 경우가 많으며 이러한 스위치들이 전류 특성이 우수한 비교적 고가의 소자들임을 감안할 때 제조 원가의 상승을 피할 수 없다. 그러나 도 2에 도시된 바와 같은 구동 회로에서는 FET Q55는 출력 라인에 연결되어 있지 않기 때문에 다수의 스위치를 병렬로 연결할 필요가 없어 제조 원가의 감소를 달성할 수 있다.In addition, when the FET Q5 of FIG. 1 connected to the output line is used, many switches are connected in parallel due to the problem of reducing the ON resistance of the switch and flowing a large current, and these switches have relatively good current characteristics. Given that these devices are expensive, the rise in manufacturing costs is inevitable. However, in the driving circuit as shown in FIG. 2, since the FET Q55 is not connected to the output line, it is not necessary to connect a plurality of switches in parallel, thereby achieving a reduction in manufacturing cost.
도 1에서 Q5의 소스(source)가 출력 라인과 연결되어 FET Q5를 구동하기 위한 구동 회로의 구성이 복잡해진다. Q5와 같은 FET 스위치는 소스와 게이트 사이의 전압차로 스위치를 ON/OFF하는데 소스의 전압이 변동하면 FET를 ON/OFF하기 위한 게이트 전압도 소스와의 전압차가 ON/OFF를 하기 위한 구동 전압의 값을 가지며 변화해야 하기 때문이다.In Fig. 1, the source of Q5 is connected to the output line, which complicates the configuration of the driving circuit for driving the FET Q5. FET switch like Q5 turns on / off the switch by the voltage difference between the source and the gate, but when the voltage of the source fluctuates, the gate voltage for turning on / off the FET and the value of the driving voltage for turning on / off the voltage difference between the source Because it has to change.
도 2의 구동 회로에서 FET Q55를 구동하는 데에 있어 Q55의 소스가 접지단과 연결되어 있어 소스의 전압이 고정되어 있으므로 FET Q55를 구동하는 구동단이 매우 간단하게 구성될 수 있다.In driving the FET Q55 in the driving circuit of FIG. 2, since the source of Q55 is connected to the ground terminal and the voltage of the source is fixed, the driving stage for driving the FET Q55 can be configured very simply.
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| KR100462778B1 (en) | 2004-12-20 |
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