KR20010077729A - Apparatus for driving plasma display panel - Google Patents

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KR20010077729A KR1020000005733A KR20000005733A KR20010077729A KR 20010077729 A KR20010077729 A KR 20010077729A KR 1020000005733 A KR1020000005733 A KR 1020000005733A KR 20000005733 A KR20000005733 A KR 20000005733A KR 20010077729 A KR20010077729 A KR 20010077729A
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Abstract

PURPOSE: An apparatus for driving a plasma display panel is provided to reduce a necessary space of a plasma display panel by reducing the number of output terminal of address-data signal and the number of transmission line. CONSTITUTION: Address-drive elements(IC1,IC2,IC3,IC4) of p number are formed in an address drive portion(3). Shift resisters are installed at input terminals of the address-drive elements(IC1,IC2,IC3,IC4). Address electrode lines are connected with output terminals of the address-drive elements(IC1,IC2,IC3,IC4). Transmission lines of address-data signals of the address signals are connected commonly with shift input terminals of the address drive elements(IC1,IC3) of odd numbers. Shift output terminals of the address drive elements(IC1,IC3) of odd numbers are connected with adjacent shift input terminals of the address drive elements(IC2,IC4) of even numbers. The first shift-clock signal is applied to the first to the p/2th address drive elements(IC1,IC2). The second shift-clock signal is applied to the p/2+1th to the p-th address drive elements(IC3,IC4).

Description

플라즈마 표시 패널의 구동 장치{Apparatus for driving plasma display panel}Apparatus for driving plasma display panel

본 발명은, 플라즈마 표시 패널의 구동 장치에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 방식의 플라즈마 표시 패널의 구동 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive device for a plasma display panel, and more particularly, to a drive device for a plasma display panel of a three-electrode surface discharge method.

도 1을 참조하면, 일반적인 플라즈마 표시 패널(1)의 구동 장치는 제어부(2), 어드레스 구동부(3), X 구동부(4) 및 Y 구동부(5)를 포함한다. 제어부(2)는 외부로부터의 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(3)는, 제어부(2)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(4)는 제어부(2)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(5)는 제어부(2)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.Referring to FIG. 1, a driving apparatus of a general plasma display panel 1 includes a controller 2, an address driver 3, an X driver 4, and a Y driver 5. The controller 2 generates driving control signals S A , S Y , and S X according to an image signal from the outside. The address driver 3 processes the address signal S A among the drive control signals S A , S Y , and S X from the controller 2 to generate a display data signal, and generates the display data signal. Applied to the address electrode lines. The X driver 4 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the control unit 2, and applies the X driving control signal S X to the X electrode lines. The Y driving unit 5 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the control unit 2, and applies the Y driving control signal S Y to the Y electrode lines.

도 2는 도 1의 장치에 있어서 제어부(2)의 내부 구성을 보여준다. 도 2를 참조하면, 제어부(2)는 서브-필드 발생부(21), 전력 제어부(22), 서브-필드행렬부(23), 프레임-메모리(24), 메모리-인터페이스(25), 재배열부(26), 타이밍신호 발생부(27), XY 스위칭부(28) 및 메모리(29)를 포함한다.FIG. 2 shows the internal configuration of the control unit 2 in the apparatus of FIG. 1. Referring to FIG. 2, the control unit 2 includes a sub-field generating unit 21, a power control unit 22, a sub-field matrix unit 23, a frame-memory 24, a memory-interface 25, and cultivation. A column 26, a timing signal generator 27, an XY switching unit 28, and a memory 29 are included.

서브-필드 발생부(21)는 입력되는 영상 데이터 신호(R, G, B)를 계조용 데이터 신호로 변환시킨다. 서브-필드 행렬부(23)는 서브-필드 발생부(21)로부터의 계조용 데이터 신호를 계조 별로 분류한다. 메모리-인터페이스(25)는 서브-필드 행렬부(23)로부터의 분류된 데이터 신호를 프레임-메모리(24)에 저장하고, 프레임-메모리(24)로부터의 프레임 데이터를 재배열부(26)로 입력시킨다. 재배열부(26)는, 메모리-인터페이스(25)를 통하여 입력된 프레임 데이터를 예정된 구동 시퀀스에 맞도록 재배열하여, 그 결과인 어드레스 신호(SA)를 출력한다.The sub-field generator 21 converts the input image data signals R, G, and B into grayscale data signals. The sub-field matrix section 23 classifies the gray level data signal from the sub-field generation section 21 for each gray level. The memory-interface 25 stores the sorted data signal from the sub-field matrix section 23 in the frame-memory 24 and inputs the frame data from the frame-memory 24 into the rearrangement section 26. Let's do it. The rearrangement unit 26 rearranges the frame data input through the memory-interface 25 in accordance with the predetermined drive sequence, and outputs the resultant address signal S A.

타이밍신호 발생부(27)는, 외부로부터의 영상 신호에 포함되어 입력된 수평동기 신호(), 수직동기신호(), 클럭 신호(CLK), 및 피-롬(Programmable Read Only Memory)과 같은 메모리(39)에 상시 저장된 구동 시퀀스에 따라 타이밍 신호를 발생시킨다. 예정된 구동 시퀀스에 따라 동작하는 XY 스위칭부(28)는 타이밍신호 발생부(27)로부터의 타이밍 신호를 스위칭하여 X 구동 제어 신호(SX) 및 Y 구동 제어 신호(SY)를 출력한다.The timing signal generator 27 includes a horizontal synchronous signal (included in the video signal from the outside). ), Vertical sync signal ( ), A timing signal is generated according to a driving sequence which is always stored in the memory 39, such as a clock signal CLK and a programmable read only memory. The XY switching unit 28 operating according to the predetermined drive sequence switches the timing signal from the timing signal generator 27 to output the X drive control signal S X and the Y drive control signal S Y.

여기서, 전력 제어부(22)는, 입력되는 영상 데이터 신호(R, G, B)를 처리하여, 플라즈마 표시 패널(도 1의 1)의 모든 방전-셀들의 개수에 대한 표시-방전될 방전-셀들의 개수의 비율인 부하율을 각 프레임 단위로 예측하고, 이에 상응하는 방전회수 제어신호(APC)를 타이밍신호 발생부(27)에 입력시킨다. 이에 따라, 타이밍신호 발생부(27)는 예측된 부하율에 반비례하도록 상응하는 프레임에서의 표시-방전 회수를 제어한다.Here, the power control unit 22 processes the input image data signals R, G, and B so that the discharge-cells to be displayed-discharged for the number of all the discharge-cells of the plasma display panel 1 in FIG. 1. A load ratio, which is a ratio of the number of the beams, is predicted in each frame unit, and a discharge recovery control signal APC corresponding thereto is input to the timing signal generator 27. Accordingly, the timing signal generator 27 controls the number of display-discharges in the corresponding frame so as to be inversely proportional to the predicted load ratio.

도 3은 종래의 구동 장치에 있어서 도 1의 제어부(2)로부터의 어드레스 신호(SA)의 전송 회로를 보여준다. 도 3을 참조하면, 어드레스 구동부(3)는 4 개의 어드레스-구동 소자들(IC1, ..., IC4)을 포함한다. 각각의 어드레스-구동 소자의 입력단에는 시프트 레지스터(미도시)가 마련되고, 각각의 어드레스-구동 소자의 출력단이 플라즈마 표시 패널(1)의 상응하는 어드레스 전극 라인들(A1, ..., Am)에 연결된다. 제어부(2)의 재배열부(26)로부터 출력되는 어드레스 신호(도 1의 SA)는 제1 어드레스-데이터 신호(DATA1), 제2 어드레스-데이터 신호(DATA2) 및 시프트-클럭 신호(CLK)로 구분된다. 여기서 제1 어드레스-데이터 신호(DATA1)와 제2 어드레스-데이터 신호(DATA2)는 다수의 비트들로 이루어진 병렬 디지털 신호이다.FIG. 3 shows a transmission circuit of the address signal S A from the control unit 2 of FIG. 1 in the conventional driving device. Referring to FIG. 3, the address driver 3 includes four address-driving elements IC1,..., IC4. A shift register (not shown) is provided at an input end of each address-driven element, and an output end of each address-driven element is corresponding address electrode lines A 1 , ..., Am of the plasma display panel 1. ) The address signal S A of FIG. 1 output from the rearrangement unit 26 of the control unit 2 includes the first address-data signal DATA1, the second address-data signal DATA2, and the shift-clock signal CLK. Separated by. Here, the first address-data signal DATA1 and the second address-data signal DATA2 are parallel digital signals composed of a plurality of bits.

제1 어드레스-데이터 신호(DATA1)의 전송 라인들(31)은 제1 어드레스-구동 소자(IC1)의 시프트 입력단에 연결된다. 제1 어드레스-구동 소자(IC1)의 시프트 출력단은 인접된 제2 어드레스-구동 소자(IC2)의 시프트 입력단에 연결된다. 제2 어드레스-데이터 신호(DATA2)의 전송 라인들(32)은 제3 어드레스-구동 소자(IC3)의 시프트 입력단에 연결된다. 제3 어드레스-구동 소자(IC3)의 시프트 출력단은 인접된 제4 어드레스-구동 소자(IC4)의 시프트 입력단에 연결된다. 재배열부(26)로부터의 시프트-클럭 신호(CLK)는 그 전송 라인(33)을 통하여 모든 어드레스-구동 소자들(IC1, ..., IC4)에 인가된다.The transmission lines 31 of the first address-data signal DATA1 are connected to the shift input terminal of the first address-drive element IC1. The shift output terminal of the first address-drive element IC1 is connected to the shift input terminal of the adjacent second address-drive element IC2. The transmission lines 32 of the second address-data signal DATA2 are connected to the shift input terminal of the third address-drive element IC3. The shift output terminal of the third address-drive element IC3 is connected to the shift input terminal of the adjacent fourth address-drive element IC4. The shift-clock signal CLK from the rearrangement 26 is applied to all the address-driving elements IC1, ..., IC4 via its transmission line 33.

도 4는 도 3의 전송 회로에서의 동작 특성을 보여준다.4 shows operating characteristics of the transmission circuit of FIG. 3.

도 4를 참조하면, 시프트-클럭 신호(CLK)가 상승하는 t11 시점에서부터 t12 시점까지에는, 제2 어드레스-구동 소자(IC2)에 입력될 어드레스-데이터 신호(D2)가 제1 어드레스-구동 소자(IC1)에 입력된다. 이와 동시에 제4 어드레스-구동 소자(IC4)에 입력될 어드레스-데이터 신호(D4)도 제3 어드레스-구동 소자(IC3)에 입력된다.Referring to FIG. 4, from the time t11 to the time t12 when the shift clock signal CLK rises, the address-data signal D2 to be input to the second address-drive device IC2 is the first address-drive device. It is input to (IC1). At the same time, the address-data signal D4 to be input to the fourth address-drive element IC4 is also input to the third address-drive element IC3.

다음에, 시프트-클럭 신호(CLK)가 상승하는 t13 시점에서부터 t14 시점까지에는, 제1 어드레스-구동 소자(IC2)에 입력될 어드레스-데이터 신호(D1)가 제1 어드레스-구동 소자(IC1)에 입력되고, 제1 어드레스-구동 소자(IC1)에 있는 어드레스-데이터 신호(D2)가 시프트되면서 제2 어드레스-구동 소자(IC2)에 입력된다. 이와 동시에, 제3 어드레스-구동 소자(IC3)에 입력될 어드레스-데이터 신호(D3)가 제3 어드레스-구동 소자(IC3)에 입력되고, 제3 어드레스-구동 소자(IC3)에 있는 어드레스-데이터 신호(D4)가 시프트되면서 제4 어드레스-구동 소자(IC4)에 입력된다.Next, from the time t13 to the time t14 at which the shift-clock signal CLK rises, the address-data signal D1 to be input to the first address-drive element IC2 is transferred to the first address-drive element IC1. Input to the second address-drive element IC2 while the address-data signal D2 in the first address-drive element IC1 is shifted. At the same time, the address-data signal D3 to be input to the third address-drive element IC3 is input to the third address-drive element IC3 and the address-data in the third address-drive element IC3. The signal D4 is shifted and input to the fourth address-drive element IC4.

새로운 구동 주기의 시점 t21 이후에는 상기의 과정들이 반복된다.After the time point t21 of the new driving period, the above processes are repeated.

상기와 같은 종래의 구동 장치에 의하면, 단일 시프트-클럭 신호(CLK)에 의하여 2 개의 어드레스-데이터 신호들(DATA1, DATA2)이 동시에 전송되는 구성을 가진다. 이에 따라, 어드레스-데이터 신호들(DATA1, DATA2)을 전송하기 위하여 제어부(2) 내의 재배열부(26)의 출력 단자들 및 그 전송 라인들(31, 32)의 개수가 많이 필요하므로, 플라즈마 표시 장치의 필요 공간이 커진다.According to the conventional driving apparatus as described above, two address-data signals DATA1 and DATA2 are simultaneously transmitted by a single shift-clock signal CLK. Accordingly, in order to transmit the address-data signals DATA1 and DATA2, a large number of output terminals of the rearrangement unit 26 and the transmission lines 31 and 32 of the control unit 2 are required. The required space of the device becomes large.

본 발명의 목적은, 플라즈마 표시 패널의 구동 장치에 있어서, 제어부로부터의 어드레스-데이터 신호의 출력 단자들 및 전송 라인들의 개수를 줄임으로써 플라즈마 표시 장치의 필요 공간을 줄일 수 있게 하는 구동 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a driving apparatus in a plasma display panel driving apparatus, which reduces the required space of the plasma display apparatus by reducing the number of output terminals and transmission lines of the address-data signal from the control unit. will be.

도 1은 일반적인 플라즈마 표시 패널의 구동 장치를 보여주는 블록도이다.1 is a block diagram illustrating a driving apparatus of a general plasma display panel.

도 2는 도 1의 장치에 있어서 제어부의 내부 구성을 보여주는 블록도이다.FIG. 2 is a block diagram illustrating an internal configuration of a controller in the apparatus of FIG. 1.

도 3은 종래의 구동 장치에 있어서 도 1의 제어부로부터의 어드레스 신호의 전송 회로를 보여주는 상세도이다.FIG. 3 is a detailed diagram illustrating a circuit for transmitting an address signal from a control unit of FIG. 1 in a conventional driving apparatus.

도 4는 도 3의 전송 회로에서의 동작 특성을 보여주는 타이밍도이다.4 is a timing diagram illustrating an operating characteristic of the transmission circuit of FIG. 3.

도 5는 본 발명에 따른 구동 장치에 있어서 도 1의 제어부로부터의 어드레스 신호의 전송 회로를 보여주는 상세도이다.FIG. 5 is a detailed diagram illustrating a circuit for transmitting an address signal from the controller of FIG. 1 in the driving apparatus according to the present invention.

도 6은 도 5의 전송 회로에서의 동작 특성을 보여주는 타이밍도이다.6 is a timing diagram illustrating an operating characteristic of the transmission circuit of FIG. 5.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1...플라즈마 표시 패널, 2...제어부,1 ... plasma display panel, 2 ... control part,

3...어드레스 구동부, 4...X 구동부,3 ... address drive, 4 ... X drive,

5...Y 구동부, 21...서브-필드 발생부,5 ... Y drive, 21 ... sub-field generator,

22...전력 제어부, 23...서브-필드 행렬부,22 power control unit, 23 sub-field matrix unit,

24...프레임-메모리, 25...메모리-인터페이스,24 ... frame-memory, 25 ... memory-interface,

26, 36...재배열부, 27...타이밍신호 발생부,26, 36, rearrangement unit, 27 ... timing signal generator,

28...XY 스위칭부, 29...메모리,28 ... XY switch, 29 ... memory,

IC1, IC2, IC3, IC4...어드레스-구동 소자.IC1, IC2, IC3, IC4 ... address-driven devices.

상기 목적을 이루기 위한 본 발명의 구동 장치는 제어부, 어드레스 구동부, X 구동부 및 Y 구동부를 포함한다. 상기 제어부는 외부로부터의 영상 신호에 따라 구동 제어 신호들을 발생시킨다. 상기 어드레스 구동부는 상기 제어부로부터의 구동 제어 신호들중에서 어드레스 신호를 처리하여 플라즈마 표시 패널의 어드레스 전극 라인들에 인가한다. 상기 X 구동부는 상기 제어부로부터의 구동 제어 신호들중에서 X 구동 제어 신호를 처리하여 상기 플라즈마 표시 패널의 X 전극 라인들에 인가한다. 상기 Y 구동부는 상기 제어부로부터의 구동 제어 신호들중에서 Y 구동 제어 신호를 처리하여 상기 플라즈마 표시 패널의 Y 전극 라인들에 인가한다.The driving apparatus of the present invention for achieving the above object includes a control unit, an address driver, an X driver and a Y driver. The controller generates driving control signals according to an image signal from the outside. The address driver processes an address signal among driving control signals from the controller and applies the address signal to address electrode lines of the plasma display panel. The X driving unit processes the X driving control signal among the driving control signals from the controller and applies the X driving control signal to the X electrode lines of the plasma display panel. The Y driver processes the Y driving control signal among the driving control signals from the controller and applies the Y driving control signal to the Y electrode lines of the plasma display panel.

여기서, 상기 어드레스 구동부는 p(p는 4 이상의 짝수) 개의 어드레스-구동 소자들을 포함한다. 상기 각각의 어드레스-구동 소자의 입력단에 시프트 레지스터가 마련되고, 상기 각각의 어드레스-구동 소자의 출력단이 상응하는 어드레스 전극 라인들에 연결된다. 상기 어드레스 신호중에서 어드레스-데이터 신호의 전송 라인들이 홀수번째 어드레스-구동 소자들의 시프트 입력단에 공통 연결된다. 상기 각각의 홀수번째 어드레스-구동 소자의 시프트 출력단이 인접된 짝수번째 어드레스-구동 소자의 시프트 입력단에 연결된다. 상기 어드레스 신호중에서 제1 시프트-클럭 신호가 제1부터 제어드레스-구동 소자들에 인가된다. 그리고, 상기 어드레스 신호중에서 상기 제1 시프트-클럭 신호와 180 °의 위상차를 가진 제2 시프트-클럭 신호가 제부터 제어드레스-구동 소자들에 인가된다.Here, the address driver includes p (p is an even number of 4 or more) address-driven elements. A shift register is provided at an input end of each address-driven element, and an output end of each address-driven element is connected to corresponding address electrode lines. Among the address signals, transmission lines of an address-data signal are commonly connected to shift inputs of odd-numbered address-driving elements. A shift output of each odd-numbered address-driven element is coupled to a shift input of an adjacent even-numbered address-driven element. Among the address signals, a first shift clock signal is first to first. Applied to address-driven elements. And a second shift-clock signal having a phase difference of 180 ° from the first shift-clock signal among the address signals. From my Applied to address-driven elements.

본 발명의 상기 구동 장치에 의하면, 서로 180 °의 위상차를 가진 두 시프트-클럭 신호들을 이용하여 상기 어드레스-데이터 신호를 전송하므로, 상기 전송 라인들을 상기 홀수번째 어드레스-구동 소자들에 공통으로 연결하여도 전송 속도를 떨어뜨리지 않을 수 있다. 이에 따라, 상기 제어부로부터의 어드레스-데이터 신호의 출력 단자들 및 전송 라인들의 개수를 줄임으로써 플라즈마 표시 장치의 필요 공간을 줄일 수 있다.According to the driving apparatus of the present invention, since the address-data signal is transmitted using two shift-clock signals having a phase difference of 180 ° from each other, the transmission lines are commonly connected to the odd-numbered address-driving elements. It may not even lower the transmission speed. Accordingly, the required space of the plasma display device can be reduced by reducing the number of output terminals and transmission lines of the address-data signal from the controller.

이하 본 발명에 따른 바람직한 실시예가 상세히 설명된다.Hereinafter, preferred embodiments according to the present invention will be described in detail.

본 발명에 따른 플라즈마 표시 패널의 구동 장치는 제어부(도 1의 2), 어드레스 구동부(도 1의 3), X 구동부(도 1의 4) 및 Y 구동부(도 1의 5)를 포함한다. 제어부(2)는 외부로부터의 영상 신호에 따라 구동 제어 신호들(도 1의 SA, SY, SX)을 발생시킨다. 어드레스 구동부(3)는, 제어부(2)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(4)는 제어부(2)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(5)는 제어부(2)로부터의 구동 제어 신호들(SA,SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.The driving apparatus of the plasma display panel according to the present invention includes a controller (2 in FIG. 1), an address driver (3 in FIG. 1), an X driver (4 in FIG. 1), and a Y driver (5 in FIG. 1). The controller 2 generates driving control signals S A , S Y , and S X according to an image signal from the outside. The address driver 3 processes the address signal S A among the drive control signals S A , S Y , and S X from the controller 2 to generate a display data signal, and generates the display data signal. Applied to the address electrode lines. The X driver 4 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the control unit 2, and applies the X driving control signal S X to the X electrode lines. The Y driving unit 5 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the control unit 2, and applies the Y driving control signal S Y to the Y electrode lines.

도 5는 본 발명에 따른 구동 장치에 있어서 도 1의 제어부로부터의 어드레스 신호의 전송 회로를 보여준다.FIG. 5 shows a circuit for transmitting an address signal from the controller of FIG. 1 in the driving apparatus according to the present invention.

도 5를 참조하면, 어드레스 구동부(3)는 4 개의 어드레스-구동 소자들(IC1, ..., IC4)을 포함한다. 각각의 어드레스-구동 소자의 입력단에는 시프트 레지스터(미도시)가 마련되고, 각각의 어드레스-구동 소자의 출력단이 플라즈마 표시 패널(1)의 상응하는 어드레스 전극 라인들(A1, ..., Am)에 연결된다. 제어부(2)의 재배열부(36)로부터 출력되는 어드레스 신호(도 1의 SA)는 어드레스-데이터 신호(DATA), 제1 시프트-클럭 신호(CLK1) 및 제2 시프트-클럭 신호(CLK2)로 구분된다. 여기서, 어드레스-데이터 신호(DATA)는 다수의 비트들로 이루어진 병렬 디지털 신호이다.Referring to FIG. 5, the address driver 3 includes four address-driving elements IC1,..., IC4. A shift register (not shown) is provided at an input end of each address-driven element, and an output end of each address-driven element is corresponding address electrode lines A 1 , ..., Am of the plasma display panel 1. ) The address signal S A of FIG. 1 output from the rearrangement unit 36 of the controller 2 is an address-data signal DATA, a first shift-clock signal CLK1, and a second shift-clock signal CLK2. Separated by. Here, the address-data signal DATA is a parallel digital signal composed of a plurality of bits.

어드레스-데이터 신호(DATA)의 전송 라인들(51)은 홀수번째 구동 소자들인 제1 및 제3 어드레스-구동 소자들(IC1, IC3)의 시프트 입력단에 공통 연결된다. 각각의 홀수번째 구동 소자(IC1, IC3)의 시프트 출력단은 인접된 짝수번째 어드레스-구동 소자(IC2, IC4)의 시프트 입력단에 연결된다. 재배열부(26)로부터의 제1 시프트-클럭 신호(CLK1)는 그 전송 라인(52)을 통하여 절반의 구동 소자들(IC1, IC2)에 인가된다. 또한, 제1 시프트-클럭 신호와 180 °의 위상차를 가진 제2 시프트-클럭 신호(CLK2)는 그 전송 라인(53)을 통하여 나머지 절반의 구동 소자들(IC3, IC4)에 인가된다.The transmission lines 51 of the address-data signal DATA are commonly connected to the shift input terminals of the first and third address-driving elements IC1 and IC3 which are odd-numbered driving elements. The shift output stage of each odd-numbered driving element IC1, IC3 is connected to the shift input stage of adjacent even-numbered address-driving element IC2, IC4. The first shift-clock signal CLK1 from the rearrangement unit 26 is applied to half of the driving elements IC1 and IC2 through the transmission line 52. In addition, the second shift-clock signal CLK2 having a phase difference of 180 ° from the first shift-clock signal is applied to the other half of the driving elements IC3 and IC4 through the transmission line 53.

도 6은 도 5의 전송 회로에서의 동작 특성을 보여준다.6 shows operating characteristics of the transmission circuit of FIG. 5.

도 6을 참조하면, 제1 시프트-클럭 신호(CLK1)가 상승하는 t11 시점에서부터 제2 시프트-클럭 신호(CLK2)가 상승하는 t12 시점이 되기 전까지에는, 제2 어드레스-구동 소자(IC2)에 입력될 어드레스-데이터 신호(D2)가 제1 어드레스-구동 소자(IC1)에 입력된다.Referring to FIG. 6, until the second shift-clock signal CLK2 reaches the t12 point at which the first shift-clock signal CLK1 rises, the second address-driven device IC2 is connected to the second address-drive element IC2. The address-data signal D2 to be input is input to the first address-driving element IC1.

다음에, 제2 시프트-클럭 신호(CLK2)가 상승하는 t12 시점에서부터 제1 시프트-클럭 신호(CLK1)가 상승하는 t13 시점이 되기 전까지에는, 제4 어드레스-구동 소자(IC4)에 입력될 어드레스-데이터 신호(D4)가 제3 어드레스-구동 소자(IC3)에 입력된다.Next, an address to be input to the fourth address-driving device IC4 until a second shift-clock signal CLK2 rises from a time t12 until the first shift-clock signal CLK1 reaches a time t13. The data signal D4 is input to the third address-drive element IC3.

다음에, 제1 시프트-클럭 신호(CLK1)가 상승하는 t13 시점에서부터 제2 시프트-클럭 신호(CLK2)가 상승하는 t14 시점이 되기 전까지에는, 제1 어드레스-구동 소자(IC1)에 입력될 어드레스-데이터 신호(D1)가 제1 어드레스-구동 소자(IC1)에 입력된다. 이와 동시에, 제1 어드레스-구동 소자(IC1)에 있는 어드레스-데이터 신호(D2)가 시프트되면서 제2 어드레스-구동 소자(IC2)에 입력된다.Next, an address to be inputted to the first address-driving device IC1 until a time point t14 at which the second shift-clock signal CLK2 rises from time t13 at which the first shift-clock signal CLK1 rises. The data signal D1 is input to the first address-drive element IC1. At the same time, the address-data signal D2 in the first address-drive element IC1 is shifted and input to the second address-drive element IC2.

다음에, 제2 시프트-클럭 신호(CLK2)가 상승하는 t14 시점에서부터 제1 시프트-클럭 신호(CLK1)가 상승하는 t21 시점(이 시점은 t11 시점에 상응하는 반복 시점임)이 되기 전까지에는, 제3 어드레스-구동 소자(IC3)에 입력될 어드레스-데이터 신호(D3)가 제3 어드레스-구동 소자(IC3)에 입력된다. 이와 동시에, 제3 어드레스-구동 소자(IC3)에 있는 어드레스-데이터 신호(D4)가 시프트되면서 제4 어드레스-구동 소자(IC4)에 입력된다.Next, from the time t14 at which the second shift clock signal CLK2 rises to the time t21 at which the first shift clock signal CLK1 rises (this time point is a repetition time corresponding to the time t11 time point), The address-data signal D3 to be input to the third address-drive element IC3 is input to the third address-drive element IC3. At the same time, the address-data signal D4 in the third address-drive element IC3 is shifted and input to the fourth address-drive element IC4.

새로운 구동 주기의 시점 t21 이후에는 상기의 과정들이 반복된다.After the time point t21 of the new driving period, the above processes are repeated.

이상 설명된 바와 같이, 본 발명에 따른 플라즈마 표시 패널의 구동 장치에 의하면, 서로 180 °의 위상차를 가진 두 시프트-클럭 신호들을 이용하여 어드레스-데이터 신호를 전송하므로, 전송 라인들을 홀수번째 어드레스-구동 소자들에 공통으로 연결하여도 전송 속도를 떨어뜨리지 않을 수 있다. 이에 따라, 제어부로부터의 어드레스-데이터 신호의 출력 단자들 및 전송 라인들의 개수를 줄임으로써 플라즈마 표시 장치의 필요 공간을 줄일 수 있다.As described above, according to the driving apparatus of the plasma display panel according to the present invention, since the address-data signal is transmitted using two shift-clock signals having a phase difference of 180 ° from each other, the odd-numbered address-driving lines Common connections to the devices do not reduce the transfer rate. Accordingly, the required space of the plasma display device can be reduced by reducing the number of output terminals and transmission lines of the address-data signal from the controller.

본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.

Claims (1)

외부로부터의 영상 신호에 따라 구동 제어 신호들을 발생시키는 제어부; 상기 제어부로부터의 구동 제어 신호들중에서 어드레스 신호를 처리하여 플라즈마 표시 패널의 어드레스 전극 라인들에 인가하는 어드레스 구동부; 상기 제어부로부터의 구동 제어 신호들중에서 X 구동 제어 신호를 처리하여 상기 플라즈마 표시 패널의 X 전극 라인들에 인가하는 X 구동부; 및 상기 제어부로부터의 구동 제어 신호들중에서 Y 구동 제어 신호를 처리하여 상기 플라즈마 표시 패널의 Y 전극 라인들에 인가하는 Y 구동부를 포함한 구동 장치에 있어서,A controller configured to generate driving control signals according to an image signal from an external device; An address driver which processes an address signal among driving control signals from the controller and applies the address signal to address electrode lines of the plasma display panel; An X driving unit processing an X driving control signal among the driving control signals from the controller and applying the X driving control signal to the X electrode lines of the plasma display panel; And a Y driver which processes a Y driving control signal among the driving control signals from the controller and applies the Y driving control signal to Y electrode lines of the plasma display panel. 그 입력단에 시프트 레지스터가 마련되고 그 출력단이 상응하는 어드레스 전극 라인들에 연결된 p(p는 4 이상의 짝수) 개의 어드레스-구동 소자들이 상기 어드레스 구동부에 포함되고,P (p is an even number of 4 or more) address-driving elements connected to the corresponding address electrode lines with a shift register provided at an input thereof, and included in the address driver. 상기 어드레스 신호중에서 어드레스-데이터 신호의 전송 라인들이 홀수번째 어드레스-구동 소자들의 시프트 입력단에 공통 연결되며,Among the address signals, transmission lines of an address-data signal are commonly connected to shift inputs of odd-numbered address-driving elements, 상기 각각의 홀수번째 어드레스-구동 소자의 시프트 출력단이 인접된 짝수번째 어드레스-구동 소자의 시프트 입력단에 연결되고,A shift output of each odd-numbered address-driven element is coupled to a shift input of an adjacent even-numbered address-driven element, 상기 어드레스 신호중에서 제1 시프트-클럭 신호가 제1부터 제어드레스-구동 소자들에 인가되고,Among the address signals, a first shift clock signal is first to first. Applied to address-driven elements, 상기 어드레스 신호중에서 상기 제1 시프트-클럭 신호와 180 °의 위상차를 가진 제2 시프트-클럭 신호가 제부터 제어드레스-구동 소자들에 인가되는 구동 장치.The second shift-clock signal having a phase difference of 180 ° from the first shift-clock signal is among the address signals. From my Drive device applied to the address-driven elements.
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