KR20010066694A - Apparatus for bidirectional dynamic bus sizing - Google Patents
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Abstract
Description
본 발명은 양방향 동적 버스 사이징 장치에 관한 것으로서, 특히 중앙처리장치와 주변 소자 사이에 프로그래머블 로직 디바이스(Programmable Logic Device, PLD) 소자를 사용하고 PLD 소자를 각 주변소자의 해당 어드레스와 데이터 버스 크기에 맞게 프로그래밍하여 사용할 수 있는 양방향 동적 버스 사이징 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bidirectional dynamic bus sizing device, in particular using a programmable logic device (PLD) device between a central processing unit and a peripheral device and adapting the PLD device to a corresponding address and data bus size of each peripheral device. A bidirectional dynamic bus sizing device that can be programmed.
요즘, 데이터 버스의 크기와 32비트(bit) 이상인 중앙처리장치를 많이 사용하고 있다. 그 중에서 기존의 8비트, 16 비트의 주변 소자를 쉽게 사용할 수 있도록 데이터 버스의 크기를 변환하는 기능이 있는 것도 있지만 모토롤라사의 MC68040이나 인텔사의 i960KB 등과 같이 데이터 버스의 크기가 32 비트로 고정되어 있는 것도 있다.Nowadays, a large number of central processing units with data bus sizes and more than 32 bits are used. Some of them have a function of converting the size of the data bus so that existing 8-bit and 16-bit peripheral devices can be easily used. However, some data bus sizes are fixed to 32 bits, such as Motorola's MC68040 and Intel's i960KB. .
도 1 및 도 2에 도시된 MC68150 버스 사이저(2)를 이용한 소자 연결 구성도를 살펴보면 버스 사이저(2)는 32비트 데이터 버스를 갖는 중앙처리장치(1)에 데이터 버스의 크기가 각각 8비트 주변소자(6a)와 16비트 주변소자(6b)를 연결하기 위한 소자이다.Referring to the device connection diagram using the MC68150 bus sizer 2 shown in FIGS. 1 and 2, the size of the data bus is 8 in the central processing unit 1 having a 32-bit data bus. It is a device for connecting the bit peripheral element 6a and the 16 bit peripheral element 6b.
먼저, 쓰기 전송시 중앙처리장치(11)에서 보내는 32비트 데이터를 8비트 데이터로 4개로 나누어서 보내기도 하고 16비트 데이터 2개로 나누어서 보내기도 한다. 물론, 32비트의 데이터 버스를 갖는 32비트 주변소자(5)에 전송할 수도 있다.First, the 32-bit data sent from the central processing unit 11 may be divided into four 8-bit data and the two 16-bit data. Of course, it is also possible to transmit to a 32-bit peripheral device 5 having a 32-bit data bus.
상기 중앙처리장치(1)가 현재 보내려는 데이터의 데이터 버스 상에서의 위치와 데이터 크기(즉, 바이트 수)는 중앙처리장치(1)에서 들어오는 신호인 A[1:0]과 SIZ[1:0]으로 판단하며, 상기 주변소자(5, 6a, 6b)로 데이터가 실리고 있을 경우에 DS*신호를 내어서 알리게 된다.The location and data size (i.e. number of bytes) on the data bus of the data to be sent by the central processing unit 1 are A [1: 0] and SIZ [1: 0, which are signals coming from the central processing unit 1; ], And when the data is loaded to the peripheral elements (5, 6a, 6b), the DS * signal is issued to inform.
상기 주변소자(5, 6a, 6b)가 데이터를 잘 받았다는 것과 주변소자(5, 6a, 6b)의 데이터 버스 크기는 DSACK[0:1]*로 버스 사이저(2)에 알리게 된다.The peripheral devices 5, 6a, and 6b receive data well and the data bus sizes of the peripheral devices 5, 6a and 6b are notified to the bus sizer 2 by DSACK [0: 1] * .
다음, 읽기 전송도 데이터 전달의 방향만 바뀔 뿐 쓰기 전송과 비슷하다. 중앙처리장치(1)가 현재 받으려고 하는 데이터의 데이터 버스 상에서의 위치와 데이터의 크기를 A[1:0]과 SIZ[1:0]으로 판단하고 주변소자(5, 6a, 6b)가 데이터를 실어야 함을 DS*신호를 내어서 알린 후, DSACK[1:0]*로 주변소자(5, 6a, 6b)가 데이터를 잘 실었다는 것과 주변 소자의 데이터 버스의 크기를 알리게 된다.Next, read transfers are similar to write transfers, with the only change in the direction of data transfer. The central processing unit 1 determines the position of the data to be received on the data bus and the size of the data as A [1: 0] and SIZ [1: 0], and the peripheral devices 5, 6a and 6b receive the data. The DS * signal indicates that it should be loaded, and then DSACK [1: 0] * indicates that the peripheral devices 5, 6a, and 6b carry data well and the size of the peripheral data bus.
이때, 상기 버스 사이저(2)를 사용하기 위해서는 버스 사이저를 동작시키는 신호인 CS*의 발생과 주변소자(5, 6a, 6b)의 데이터 버스의 크기 및 억세스 시간에 따라 버스 사이저(2)로부터 DS*신호를 받아서 DSACK[1:0]*신호를 발생하는 로직이 필요한데 이는 보통 PLD(3)로 구현하게 된다.At this time, in order to use the bus sizer 2, the bus sizer 2 is generated according to the generation of CS *, a signal for operating the bus sizer, and the size and access time of the data bus of the peripheral devices 5, 6a, and 6b. We need logic to receive the DS * signal from and generate the DSACK [1: 0] * signal, which is usually implemented in PLD (3).
도 1에서 미설명된 참조부호 4는 데이터 전송기를 나타낸다.Reference numeral 4 not described in FIG. 1 denotes a data transmitter.
그런데, 종래 경우에는 중앙처리장치(1)에 VME 버스(Versa Module Euro bus) 제어장치나 DMA(Direct Memory Access) 제어장치와 같은 가변데이터 버스 소자(6c)를 연결할 경우에 그 소자의 데이터 버스의 크기가 변할 수 있도록 설계되어 있다면 이러한 소자는 버스 사이저(2)를 매개로 하여 연결해야 한다.In the conventional case, however, when a variable data bus element 6c such as a Versa Module Euro bus (VME) controller or a direct memory access (DMA) controller is connected to the central processing unit 1, If designed to vary in size, these devices must be connected via a bus sizer (2).
이러한 소자들이 32비트 메모리 소자에 억세스하기 위해서는 32비트 메모리 소자도 버스 사이저(2)를 매개로 하여 연결해야 하는데 이는 버스 사이저(2)가 반대 방향으로의 버스 사이징을 지원하지 않기 때문이다.In order for these devices to access 32-bit memory devices, 32-bit memory devices must also be connected via the bus sizer 2 because the bus sizer 2 does not support bus sizing in the opposite direction.
상기에서, 버스 사이저(2)를 사용하지 않고도 연결할 수 있는 32비트 메모리 소자를 버스 사이저(2)를 사용하여 연결하므로 직접 연결하였을 때보다 전송시간이 길어지고 결국 시스템 성능이 저하된다는 문제점이 있다.In the above, since the 32-bit memory device that can be connected without using the bus sizer 2 is connected by using the bus sizer 2, the transmission time is longer and the system performance is lowered than when directly connected. have.
데이터 버스의 크기가 32비트로 고정된 중앙처리장치(1)에 8비트나 16비트의 데이터 버스를 갖는 소자(6a, 6b)를 연결하고자 할 경우에는 소자를 4개 또는 2개씩 사용하여 총 데이터 버스의 크기가 32비트가 되도록 맞추는 방법은 소자(5)의 개수에 제한이 있고, 현재 사용되지 않는 데이터 버스에 해당하는 어드레스 영역을 사용하지 않는 방법은 소자(5, 6a, 6b)에 해당하는 어드레스가 연속적으로 매칭되지 않아서 낭비되는 어드레스 있어 프로그램 작업이 불편해진다는 문제점도 있다.If you want to connect the devices 6a, 6b having 8-bit or 16-bit data buses to the central processing unit 1 having a fixed data bus size of 32 bits, use 4 or 2 devices each for the total data bus. The method of adjusting the size to 32 bits has a limit on the number of elements 5, and the method for not using an address area corresponding to a data bus which is not currently used has an address corresponding to the elements 5, 6a, and 6b. There is also a problem in that program work becomes inconvenient because there is a waste of addresses that are not continuously matched.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 PLD에 버스 사이징 기능을 추가하여 설계함으로써 중앙처리장치와 각 데이터 버스 크기가 서로 다른 각 소자간의 연속적인 어드레스로 연결 가능하며 32비트 메모리 소자를 32비트 중앙처리장치에 직접 연결할 수 있어 데이터 전송시간이 단축되고 시스템의 성능도 향상될 수 있는 양방향 동적 버스 사이징 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and its purpose is to add a bus sizing function to the PLD so that it can be connected to consecutive addresses between the central processing unit and each device having a different data bus size. In addition, the 32-bit memory device can be directly connected to the 32-bit central processing unit to provide a bidirectional dynamic bus sizing device that can reduce data transfer time and improve the performance of the system.
도 1은 종래 기술에 따른 버스 사이저를 이용한 소자 연결의 구성이 도시된 도면,1 is a view showing the configuration of the device connection using a bus sizer according to the prior art,
도 2는 도 1의 일부 구성요소인 버스 사이저의 핀 구성이 도시된 도면,FIG. 2 is a view illustrating a pin configuration of a bus sizer that is some components of FIG. 1;
도 3a 및 도 4는 본 발명에 따른 양방향 동적 버스 사이징 장치의 제1 실시예 구성과, PLD의 핀 구성이 도시된 도면,3A and 4 are diagrams showing a first embodiment configuration of a bidirectional dynamic bus sizing apparatus according to the present invention, and a pin configuration of a PLD;
도 4a 및 도 4b는 본 발명에 따른 양방향 동적 버스 사이징 장치의 제2 실시예 구성과, PLD의 핀 구성이 도시된 도면.4A and 4B show a configuration of a second embodiment of a bidirectional dynamic bus sizing apparatus according to the present invention, and a pin configuration of a PLD.
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
10, 20 : 중앙처리장치 11 : 양방향 래치10, 20: central processing unit 11: bidirectional latch
12, 21 : PLD 13, 22 : 32비트주변소자12, 21: PLD 13, 22: 32 bit peripheral device
14a, 14b, 23a, 23b : 8비트 및 16비트주변소자14a, 14b, 23a, 23b: 8-bit and 16-bit Peripherals
14c, 23c : 가변데이터 버스소자14c, 23c: variable data bus elements
상기한 과제를 해결하기 위한 본 발명에 의한 양방향 동적 버스 사이징 장치의 제1 특징에 따르면, 시스템 전체를 제어 관리하며 자료의 연산 조작 및 논리 조작을 수행하는 동시에 일정한 크기의 데이터 버스를 갖는 중앙처리장치와, 상기 중앙처리장치의 연산 및 논리 조작에 필요한 수치나 명령과 같은 정보를 기억시키기 위해 일정한 크기의 데이터 버스를 갖는 메모리 소자와, 상기 메모리 소자와 중앙처리장치를 연결하기 위해 양방향으로 데이터 버스의 크기가 변환되도록 버스 사이징(BUS SIZING) 기능을 수행하면서 소자 선택 및 제어 로직을 발생하는 프로그래머블 로직 디바이스(Programmable Logic Device, PLD)를 포함하여 구성된다.According to a first aspect of the bidirectional dynamic bus sizing apparatus according to the present invention for solving the above problems, a central processing unit having a data bus of a constant size while controlling and managing the entire system and performing arithmetic operation and logic operation of data And a memory device having a data bus of a predetermined size for storing information such as numerical values and instructions necessary for arithmetic and logic operations of the CPU, and a data bus in both directions for connecting the memory device and the CPU. It includes a Programmable Logic Device (PLD) that performs bus sizing to convert the size while generating device selection and control logic.
또한, 본 발명의 제2 특징에 따르면, 상기 PLD는 다수의 양방향 래치(Bidirectional latch)를 사용한다.Further, according to a second aspect of the invention, the PLD uses a plurality of bidirectional latches.
본 발명의 제3 특징에 따르면, 상기 PLD는 다수의 양방향 래치를 제어하는 로직 신호를 생성 출력시킨다.According to a third aspect of the invention, the PLD generates and outputs a logic signal that controls a plurality of bidirectional latches.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 및 도 3b를 참고하면 본 발명의 제1 실시예는, 시스템 전체를 제어 관리하며 자료의 연산 조작 및 논리 조작을 수행하는 32비트 데이터 버스를 갖는 중앙처리장치(10)와, 상기 중앙처리장치(10)의 연산 및 논리 조작에 필요한 수치나 명령과 같은 정보를 기억시키기 위해 32비트, 8비트, 16비트 데이터 버스를 갖는 주변소자(13, 14a, 14b)와, 상기 주변소자(13, 14a, 14b)와 중앙처리장치(10)를 연결하기 위해 양방향으로 데이터 버스의 크기가 변환되도록 버스 사이징 기능을 수행하면서 소자 선택 및 제어 로직을 발생하는 PLD(12)와, 상기 PLD(12)에서 발생되는 제어 로직(RD*, LE*, WR*)에 의해 데이터 전달 기능을 수행하는 3개의 양방향 래치(11)로 구성된다.3A and 3B, a first embodiment of the present invention is a central processing unit 10 having a 32-bit data bus that controls and manages the entire system and performs arithmetic operations and logic operations on data, and the central processing unit. Peripheral devices 13, 14a, 14b having 32-bit, 8-bit, and 16-bit data buses for storing information such as numbers and instructions necessary for arithmetic and logical operations of the device 10, and the peripheral devices 13, PLD 12 that generates device selection and control logic while performing bus sizing function so that the size of the data bus is converted in both directions to connect 14a and 14b to the central processing unit 10, and in the PLD 12 It consists of three bidirectional latches 11 which perform data transfer functions by the generated control logic RD * , LE * , WR * .
특히, 상기 양방향 래치(11)에 의해 PLD(12)가 직접 데이터를 전달할 경우에 필요한 핀과 로직 수가 감소될 수 있다.In particular, the bidirectional latch 11 may reduce the number of pins and logic required when the PLD 12 directly transmits data.
한편, 도 4a 및 도 4b에는 본 발명의 제2 실시예에 따른 구성이 도시되어 있는데, 제2 실시예는 상기한 제1 실시예와 달리 3개의 양방향 래치 없이 PLD(21)만을 이용해 버스 사이징 기능 및 데이터 전달 기능을 수행하고 있다는 점이 달라진다.4A and 4B illustrate a configuration according to a second embodiment of the present invention, which, unlike the first embodiment described above, uses a bus sizing function using only the PLD 21 without three bidirectional latches. And data transfer functions.
따라서, 상기한 제1 실시예와 제2 실시예는 도 3b와 도 4b를 비교해보면 PLD(21)에서 발생되는 제어로직이 달라지게 된다.Therefore, in the above-described first embodiment and the second embodiment, the control logic generated in the PLD 21 is changed when comparing FIGS. 3B and 4B.
상기와 같이 구성된 본 발명의 동작은, 중앙처리장치(10, 20)가 버스 마스터일 경우에 읽기, 쓰기 전송에 대한 PLD(12, 21) 또는 양방향 래치(11)의 동작은 기존에 있는 소자인 MC 68150 버스 사이저의 동작과 같게 된다.Operation of the present invention configured as described above, the operation of the PLD (12, 21) or bidirectional latch 11 for the read, write transfer when the central processing unit (10, 20) is a bus master is an existing device This is equivalent to the operation of the MC 68150 bus sizer.
즉, VME 버스(Versa Module Euro bus) 제어장치나 DMA(Direct MemoryAccess) 제어장치와 같은 가변 데이터 버스소자(14c, 23c)가 버스 마스터이고, 이 소자(14c, 23c)가 중앙처리장치(10, 20)에 연결되어 있는 32비트 주변소자(13, 22)에 억세스 할 경우에는 PLD(12, 21)에서 반대 방향의 버스 사이징 기능을 수행하게 된다. 상기 가변 데이터 버스소자(14c, 23c)가 32비트로 동작할 때에는 데이터 버스를 직접 32비트 주변소자(13, 22)에 연결하고, 가변 데이터 버스소자(14c, 23c)가 16비트로 동작할 때에는 읽기/쓰기에 따라 다음과 같이 동작하게 된다.That is, the variable data bus elements 14c and 23c, such as a Versa Module Euro bus control unit or a Direct Memory Access (DMA) control unit, are bus masters, and the elements 14c and 23c are central processing units 10, In the case of accessing the 32-bit peripheral devices 13 and 22 connected to 20), the PLDs 12 and 21 perform bus sizing functions in opposite directions. When the variable data bus elements 14c and 23c operate in 32 bits, the data bus is directly connected to the 32 bit peripheral elements 13 and 22, and when the variable data bus elements 14c and 23c operate in 16 bits, Depending on the write, it works as follows.
먼저, 읽기 전송시에는 32비트 주변소자(13, 22)에서 나오는 32비트 데이터를 24o의 16비트로 나누어서 가변 데이터 버스소자(14c, 23c)에 보내고, 다음, 쓰기 전송시에는 가변 데이터 버스소자(14c, 23c)에서 나오는 16비트의 데이터를 32비트 데이터 버스의 위치에 맞게 바꾸어서 32비트 주변소자(13, 22)에 보내게 된다.First, the 32-bit data from the 32-bit peripheral devices 13 and 22 is divided into 16 bits of 24o during read transfer, and sent to the variable data bus elements 14c and 23c. Then, during the write transfer, the variable data bus element 14c. 16c data from 23c) is sent to 32-bit peripheral devices 13 and 22 by changing the position of the 32-bit data bus.
Big Endian 방식의 데이터 버스의 경우, 어드레스가 4로 나뉘어 '0'이나 '1'이 남을 때에는 가변 데이터 버스소자(14c, 23c) 및 32비트 주변소자(13, 22) 모두 D[31:16]에 데이터가 실리므로 그대로 연결하게 된다. 그런데, 상기 어드레스 4로 나누어 '2'나 '3'이 남는 경우 가변데이터 버스소자(14c, 23c)는 D[31:16]에 데이터가 실리는데 32비트 주변소자(4c, 23c)는 D[15:0]에 데이터가 실리므로 데이터의 위치를 변경해 준다.In the case of the Big Endian data bus, when the address is divided by 4 and '0' or '1' remains, both the variable data bus elements 14c and 23c and the 32-bit peripheral elements 13 and 22 are D [31:16]. The data will be loaded in, so it is connected as is. However, when '2' or '3' is divided by the address 4, the variable data bus elements 14c and 23c carry data at D [31:16], whereas the 32-bit peripheral elements 4c and 23c have D [ 15: 0], the data is loaded, so change the position of the data.
따라서, 본 발명은 8비트, 16비트, 32비트 주변소자(14a, 14b, 23a, 23b)가 32비트 중앙처리장치(10, 20)에 연속적인 어드레스로 연결될 수 있도록 중앙처리장치(10, 20)와 각 주변소자(14a, 14b, 23a, 23b)사이에 PLD(12, 21)를 사용하고 상기 PLD(12, 21)를 각 소자(14a, 14b, 23a, 23b)의 해당 어드레스와 데이터 버스 크기에 맞게 프로그램하여 사용하게 된다.Accordingly, the present invention provides the central processing unit 10, 20 so that 8-bit, 16-bit, 32-bit peripherals 14a, 14b, 23a, 23b can be connected to the 32-bit central processing unit 10, 20 with a continuous address. ) And PLDs 12 and 21 between the peripheral elements 14a, 14b, 23a, and 23b, and the PLDs 12 and 21 are assigned to the corresponding address and data buses of the elements 14a, 14b, 23a, and 23b. It is programmed according to the size.
상기와 같이 구성되는 본 발명의 양방향 동적 버스 사이징 장치는 PLD에 버스 사이징 기능을 추가하여 설계함으로써 중앙처리장치와 각 데이터 버스 크기가 서로 다른 각 소자간의 연속적인 어드레스로 연결 가능하며 32비트 메모리 소자를 32비트 중앙처리장치에 직접 열결할 수 있어 데이터 전송시간이 단축되고 시스템의 성능도 향상될 수 있는 효과가 있다.The bidirectional dynamic bus sizing device of the present invention configured as described above is designed by adding a bus sizing function to the PLD to connect a 32-bit memory device to a continuous address between the central processing unit and each device having a different data bus size. Direct connection to a 32-bit central processing unit can reduce data transfer time and improve system performance.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449033B1 (en) * | 2002-01-07 | 2004-09-16 | 삼성전자주식회사 | the apparatus and the method for symmetrical data relay using inbuilted memory in PLD |
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1999
- 1999-12-31 KR KR1019990068576A patent/KR20010066694A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449033B1 (en) * | 2002-01-07 | 2004-09-16 | 삼성전자주식회사 | the apparatus and the method for symmetrical data relay using inbuilted memory in PLD |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |